SOC中可復用IP核的測試技術與應用.pdf

1、隨著半導體工藝的進展和設計水平的提高，芯片（IC）設計業(yè)已進入了系統(tǒng)級芯片（SOC）時代。單個芯片上集成了更多數(shù)量的晶體管，能夠完成更加復雜的功能。另外由于日益緊迫的市場要求，芯片的設計周期變得很短，大量地運用預先設計好的標準知識產權（IP）核來構建SOC芯片的方法逐漸成為主流。所以，當前SOC芯片的兩個顯著特點是規(guī)模巨大和大量的嵌入式IP核。但是如此大規(guī)模的芯片其制造故障也會隨之提高，這就對芯片測試提出了更高的要求，不僅需要更加精準的

2、時序控制，還需要花費更長的芯片測試時間，這都會導致測試成本的提高。當前SOC芯片內部大量地采用IP核，由于IP核的使用、授權、保護等限制措施也會給測試帶來更多的挑戰(zhàn)，使得SOC中復用IP核的測試成為限制IC設計發(fā)展的瓶頸問題，因此對此問題的研究具有重要的理論價值和實際意義。 本文在深入研究嵌入式芯核測試（IEEEstd1500）標準的基礎上，設計并實現(xiàn)了嵌入式芯核復用的測試系統(tǒng)，該系統(tǒng)包括硬件系統(tǒng)和軟件系統(tǒng)：硬件系統(tǒng)圍繞IEEE

3、std1500標準規(guī)定的測試結構而展開，包括測試殼（Wrappper）模塊和測試控制器（TAP）模塊的設計；軟件系統(tǒng)以Std1500TAM測試策略為核心展開，包括測試向量的生成、測試信息的提取策略。此外還基于FPGA試驗平臺應用Std1500TAM測試策略，設計了測試仿真模型，以公認的基準測試電路ITC'02為測試對象進行測試。 從仿真和實際測試的結果來看：測試方法正確，測試系統(tǒng)的軟硬件設計達到了預定的設計目標，各項指標基本符合