基于IP復(fù)用SOC的可測(cè)性設(shè)計(jì).pdf

1、半導(dǎo)體技術(shù)的進(jìn)步使得在單個(gè)芯片上集成數(shù)以百萬(wàn)計(jì)的門電路成為可能，基于IP(IntellectualProperty)核復(fù)用的SOC(SystemOnaChip)設(shè)計(jì)已成為芯片設(shè)計(jì)的主流，可測(cè)性設(shè)計(jì)因其能夠顯著減少測(cè)試開銷、提高設(shè)計(jì)的可測(cè)性而受到廣泛的關(guān)注。因此，基于IP核復(fù)用SOC的可測(cè)性設(shè)計(jì)必然成為芯片設(shè)計(jì)的焦點(diǎn)之一。 本文首先介紹了測(cè)試及可測(cè)性設(shè)計(jì)的基本概念及其類型。然后基于視頻字符疊加芯片VAD-SOC(VisualAdd

2、edData)重點(diǎn)研究了存在DFT結(jié)構(gòu)的復(fù)用硬核的設(shè)計(jì)、片上多存儲(chǔ)器的可測(cè)性設(shè)計(jì)、SOC芯片可測(cè)性設(shè)計(jì)。 本文對(duì)VAD硬核進(jìn)行了全面的設(shè)計(jì)。用Verilog實(shí)現(xiàn)RTL級(jí)的代碼編程，并使用NC-verilog進(jìn)行了仿真，達(dá)到功能要求。然后使用DFTCompiler工具實(shí)現(xiàn)了全掃描設(shè)計(jì)和測(cè)試封裝的加入，并對(duì)測(cè)試封裝的控制電路進(jìn)行了設(shè)計(jì)。由TetraMAXATPG生成測(cè)試向量并計(jì)算故障覆蓋率，數(shù)據(jù)表明可獲得高達(dá)將近100％的故障覆蓋率

3、。使用VCS進(jìn)行了后仿真，最后使用SE進(jìn)行了布局布線，使用.35工藝實(shí)現(xiàn)了此IP核的設(shè)計(jì)。經(jīng)計(jì)算加入DFT后芯片的面積多于加入之前芯片的面積不超過(guò)3％。 本文提出了VAD-SOC可測(cè)性設(shè)計(jì)方案。對(duì)于VAD硬核使用隔離測(cè)試的方法，對(duì)于片上的4個(gè)RAM采取一個(gè)BIST控制的方法，對(duì)于MCU(MicroControlUnit)軟核以及片上其它邏輯采用構(gòu)建多條掃描鏈進(jìn)行并行全速掃描的合并測(cè)試方案。此外，詳細(xì)分析了片上內(nèi)部產(chǎn)生時(shí)鐘、多時(shí)鐘

4、、異步信號(hào)、雙向引腳復(fù)用為掃描端口的處理方法以及全速掃描時(shí)測(cè)試封裝的功能及存儲(chǔ)器的處理方法。最后，通過(guò)在片上加入邊界掃描鏈來(lái)實(shí)現(xiàn)對(duì)測(cè)試的控制。經(jīng)驗(yàn)證，此可測(cè)性設(shè)計(jì)方案，不僅可減少設(shè)計(jì)費(fèi)用及測(cè)試開銷，還可獲得高達(dá)96.8％的故障覆蓋率。 總之，隨著SOC技術(shù)及可測(cè)性設(shè)計(jì)技術(shù)的迅猛發(fā)展，IC設(shè)計(jì)工程師們會(huì)更多的關(guān)注可測(cè)性設(shè)計(jì)，尤其是基于IP復(fù)用SOC的可測(cè)性設(shè)計(jì)，并推動(dòng)可測(cè)性設(shè)計(jì)技術(shù)繼續(xù)向前發(fā)展。本論文研究的VAD-SOC芯片的可測(cè)