SoC可測性設計中低成本與低功耗測試技術研究.pdf

1、隨著集成電路與工藝技術的快速發(fā)展，片上系統(tǒng)(System-on-a-Chip, SoC)集成密度與復雜性不斷增長，嵌入芯核種類繁多，導致SoC芯片測試數(shù)據(jù)與測試功耗激增，而各芯核集成在SoC芯片內(nèi)部，無法通過外部I/O端口對其進行直接訪問與控制。同時，SoC芯片集成規(guī)模不斷增加，而芯片管腳數(shù)有限，導致內(nèi)嵌芯核測試面臨難以控制和觀察等諸多難題，需要內(nèi)建可測性設計(Design for Testability, DFT)邏輯以提高其可控性和

2、可觀性，這會引起SoC測試邏輯和測試時間開銷增高。過高的測試成本與測試功耗是SoC測試的兩大難題，因此，在SoC可測性設計中，研究低成本與低功耗測試技術成為該領域的熱點方向。
　　本文以測試邏輯開銷、測試數(shù)據(jù)、測試應用時間和測試功耗為優(yōu)化目標，分別在并發(fā)在線測試BIST結(jié)構(gòu)、測試數(shù)據(jù)編碼壓縮和掃描移位測試功耗等幾個方面開展SoC可測性設計中低成本與低功耗測試技術研究，主要研究成果和創(chuàng)新性包括以下幾點：
　　1）提出了一種基于

3、多層解碼結(jié)構(gòu)改進的并發(fā)在線測試BIST結(jié)構(gòu)及其低硬件開銷優(yōu)化方案。針對多層解碼邏輯結(jié)構(gòu)的實現(xiàn)特點，研究并提出一種低硬件開銷優(yōu)化方案，包括輸入精簡、解碼結(jié)構(gòu)改進和模擬退火輸入重排序三種優(yōu)化算法。輸入精簡用于合并確定性測試集中的相容列，精簡需要解碼的輸入數(shù)，以降低解碼開銷；通過將當前解碼劃分后剩余不足本級分組列數(shù)一半的輸入直接傳輸至下一級解碼，改進優(yōu)化分組以刪除部分冗余邏輯；而模擬退火輸入重排序?qū)Υ郎y電路的輸入進行排序優(yōu)化，以降低解碼邏輯開

4、銷。實驗結(jié)果表明，優(yōu)化后解碼邏輯開銷在特定測試集與ATALANTA工具生成的測試集上可以分別平均降低20.96％和8.38%，測試成本得到有效降低。此外，對基于多層解碼邏輯的并發(fā)在線測試BIST結(jié)構(gòu)進行改進，在輸出端同樣采用類似的多層解碼結(jié)構(gòu)對輸出響應進行解碼驗證，使得改進后的BIST結(jié)構(gòu)支持內(nèi)部邏輯不可見IP核的并發(fā)在線測試，適用范圍更廣。
　　2）提出了兩種新的基于塊融合和相容性的測試數(shù)據(jù)編碼壓縮方案BMC和BM-8C。測試數(shù)

5、據(jù)量與測試應用時間是測試成本的兩個主要因素，本文分析了塊融合和9C編碼壓縮特點，基于塊融合和相容性，對測試數(shù)據(jù)進行塊劃分并融合連續(xù)相容數(shù)據(jù)塊后，在融合塊間引入反相容、融合塊內(nèi)引入兩個半塊相容與反相容等特征構(gòu)造新的編碼測試壓縮方案BMC。實驗結(jié)果表明，BMC編碼壓縮方案可以獲得平均高達68.02%的測試壓縮率，且相比于現(xiàn)有方案，測試應用時間開銷可以平均降低9.37%。同時，進一步結(jié)合9C編碼壓縮特點，引入融合塊內(nèi)各半塊能否能被全0或全1填

6、充等特征進行編碼壓縮構(gòu)造新的BM-8C編碼壓縮方案，以進一步提升測試壓縮率并減少測試應用時間。實驗結(jié)果表明，BM-8C編碼壓縮方案可以平均獲得68.14%的測試壓縮率，且測試應用時間開銷相對BMC方案平均減少0.73%，實現(xiàn)了低成本測試。此外， BMC和BM-8C均為測試無關技術，即其解壓縮電路與測試數(shù)據(jù)選取無關，不需要隨著預先確定的測試集改變而進行相應修改。
　　3）面向數(shù)據(jù)塊編碼壓縮方案，提出一種基于混合粒子群算法的塊內(nèi)重排序

7、優(yōu)化技術。數(shù)據(jù)塊編碼壓縮效率很大程度上依賴于數(shù)據(jù)塊內(nèi)排序，不同的塊內(nèi)排序可能會導致同一測試數(shù)據(jù)塊具有不同編碼特征，從而對測試壓縮率產(chǎn)生影響。本文研究提出一種基于混合粒子群算法改進的塊內(nèi)重排序優(yōu)化技術，通過優(yōu)化數(shù)據(jù)塊內(nèi)排序，使得更多的數(shù)據(jù)塊具有可以被編碼壓縮成更短碼字的特征，從而減少測試數(shù)據(jù)存儲開銷，以提升測試壓縮率并降低測試應用時間開銷。實驗結(jié)果表明，經(jīng)塊內(nèi)重排序優(yōu)化后，BMC和BM-8C編碼壓縮方案可以分別獲得0.38%和0.43%的

8、測試壓縮率提升，而測試應用時間開銷分別下降0.82%和2.12%，且不會引入新的測試邏輯開銷。
　　4）基于掃描測試劃分，提出一種結(jié)合Q?-D連接選擇性重構(gòu)策略和測試向量重排序算法的掃描移位測試功耗優(yōu)化方法。掃描測試劃分通過將掃描鏈劃分成等長的多個掃描片段以降低測試數(shù)據(jù)掃描移位長度，進而減少掃描移位引起的掃描單元翻轉(zhuǎn)數(shù)，可以有效降低掃描移位測試功耗。本文基于掃描測試劃分，研究提出一種結(jié)合Q?-D連接選擇性重構(gòu)策略和測試向量重排序算

9、法的掃描移位測試功耗優(yōu)化方法，在各掃描鏈均勻劃分成多個掃描片段后，采用Q?-D連接選擇性重構(gòu)各掃描片段內(nèi)相鄰掃描單元間的連接方式，減少掃描移位操作引起的掃描單元冗余翻轉(zhuǎn)數(shù)，并通過基于蟻群算法改進的測試向量重排序算法優(yōu)化測試向量間排序，以降低相鄰測試向量間的跳變clash數(shù)，進一步降低掃描移位測試功耗。實驗結(jié)果表明，掃描移位測試功耗經(jīng)優(yōu)化后在各掃描鏈劃分成4個和10個掃描片段下分別可以平均降低6.39%和7.64%，且提出的優(yōu)化方法不會對