基于SEP6200可測(cè)性設(shè)計(jì)與測(cè)試功耗優(yōu)化.pdf

1、隨著集成電路技術(shù)的迅速發(fā)展，芯片的規(guī)模和集成度大幅度增加，測(cè)試功耗已經(jīng)成為集成電路測(cè)試中必須考慮的重要因素。一般來說，芯片在測(cè)試模式下的功耗要大于其在正常模式下的功耗。不斷升高的測(cè)試功耗可能導(dǎo)致芯片在測(cè)試過程中發(fā)生損壞，進(jìn)而影響到芯片的可靠性和產(chǎn)品的成品率，因此降低測(cè)試應(yīng)用過程中的功耗已成為可測(cè)性設(shè)計(jì)的一個(gè)重要目標(biāo)。
　　本文在可測(cè)試設(shè)計(jì)的基礎(chǔ)上，采用低功耗測(cè)試設(shè)計(jì)對(duì)測(cè)試功耗進(jìn)行優(yōu)化，有效解決了測(cè)試應(yīng)用過程中的功耗問題。本文首先闡

2、述了系統(tǒng)芯片的可測(cè)性設(shè)計(jì)方案，包括掃描測(cè)試設(shè)計(jì)、存儲(chǔ)器內(nèi)建自測(cè)試設(shè)計(jì)和邊界掃描設(shè)計(jì)。在可測(cè)性設(shè)計(jì)中，本文采用了自適應(yīng)掃描壓縮設(shè)計(jì)，有效縮短了掃描測(cè)試時(shí)間；同時(shí)通過采用片上鎖相環(huán)時(shí)鐘作為全速測(cè)試時(shí)鐘，實(shí)現(xiàn)了低成本高質(zhì)量的全速測(cè)試。接著，針對(duì)掃描測(cè)試設(shè)計(jì)中存在的功耗問題，本文對(duì)掃描測(cè)試過程中的測(cè)試功耗進(jìn)行了分析，并按照掃描測(cè)試不同階段將測(cè)試功耗分為移位功耗和捕獲功耗。對(duì)于掃描移位功耗，本文采用了一種考慮測(cè)試開銷的功耗敏感單元提取算法，通過該