基于TSV的3D-IC可測(cè)性設(shè)計(jì).pdf

1、三維集成電路(3D-IC)是將多層平面器件通過TSV(Through Silicon Via,穿透硅通孔)在垂直方向上堆疊起來的一種系統(tǒng)級(jí)集成結(jié)構(gòu)。目前的3D-IC設(shè)計(jì)及制造工藝還不是很成熟,有可能會(huì)出現(xiàn)各種缺陷,尤其是TSV的短路及開路缺陷,會(huì)導(dǎo)致信號(hào)不能正常傳輸甚至電路失效。因此,可測(cè)性設(shè)計(jì)在3D-IC中的作用更加不可忽視。
　　文章首先介紹了基于TSV的3D-IC及其關(guān)鍵技術(shù),對(duì)傳統(tǒng)的可測(cè)性設(shè)計(jì)方法進(jìn)行研究,詳細(xì)說明了三種可

2、測(cè)性設(shè)計(jì)的原理和實(shí)現(xiàn)方法,分別為掃描鏈、內(nèi)建自測(cè)試及邊界掃描,以及它們?cè)谌S集成電路中的應(yīng)用。并闡述了三維集成電路中可測(cè)性設(shè)計(jì)方法的不同之處及主要挑戰(zhàn)。
　　其次,本文基于TSV在缺陷模式下的電學(xué)特性及電位變化情況,設(shè)計(jì)出一種全數(shù)字TSV缺陷自動(dòng)檢測(cè)方法,該方法基于數(shù)字鎖存結(jié)構(gòu),從電路輸入端口輸入測(cè)試向量,在輸出端口接收數(shù)據(jù),從而判斷TSV是否存在缺陷。該方法采用全數(shù)字電路,與數(shù)字工藝庫(kù)兼容性強(qiáng),具有電路簡(jiǎn)單、面積小、功耗小等特點(diǎn)

3、。該結(jié)構(gòu)通過調(diào)整閾值可以實(shí)現(xiàn)對(duì)缺陷的分級(jí),并且也可用于密集陣列TSV的檢測(cè)及定位。
　　最后,本文詳細(xì)介紹了3D-IC在鍵合前后,底層芯片與非底層芯片的的測(cè)試挑戰(zhàn),并提出合理的邏輯測(cè)試原理與方法,即基于IEEE1149.1標(biāo)準(zhǔn)定義的JTAG結(jié)構(gòu),設(shè)計(jì)了一種適用于3D-IC在鍵合前及鍵合后的芯片測(cè)試結(jié)構(gòu),并在該結(jié)構(gòu)的TAP Controller中寫入3D-IC中掃描鏈測(cè)試及內(nèi)建自測(cè)試所需的指令full_scan和mbist,完成指令