監(jiān)控芯片的可測性電路設(shè)計.pdf

1、隨著集成電路系統(tǒng)復(fù)雜性的提高、芯片面積的增大，電路測試的難度呈指數(shù)增大。另一方面，基于IP核的SOC系統(tǒng)的出現(xiàn)也對系統(tǒng)測試提出了新的要求。 本文綜述了常規(guī)通用測試方法和技術(shù)，詳細敘述了邊界掃描測試標準、掃描鏈測試（DFT）思想和內(nèi)建自測試（BIST）策略。還介紹了目前高速芯片測試必備的AT_SPEED測試法。在監(jiān)控芯片測試電路中，主要設(shè)計了DFT/BIST兩種測試電路。本文還簡要敘述了監(jiān)控芯片的第三方的IP的測試策略。

2、本文詳細闡述了監(jiān)控芯片中測試控制，測試劃分，還有測試時鐘的設(shè)計?；贓DA產(chǎn)業(yè)的高速發(fā)展，目前可測性電路基本上都是用EDA工具生成。本文詳細敘述了監(jiān)控芯片中掃描鏈的設(shè)計策略，并且用腳本的方式簡要解釋了用DFT Compiler插入掃描鏈的步驟及注意事項。在插入掃描鏈后，經(jīng)過細致的調(diào)試不可測點(通過修改代碼和違反測試規(guī)則RTL設(shè)計)，監(jiān)控芯片最終取得了98.6％的高覆蓋率。詳細敘述了BIST的設(shè)計策略，也用腳本的方式說明了BIST電路用E

3、DA工具的設(shè)計步驟及注意事項。 本文詳細敘述了在后端布局布線結(jié)束后，自動測試向量生成的策略。同樣用腳本的方式，詳細敘述了如何用TMAX做自動測試向量生成的步驟和注意事項。并且成功地對布局布線結(jié)束后的網(wǎng)表進行了靜態(tài)時序分析。對掃描鏈的測試向量和BIST的測試電路進行了后仿真驗證。 本文的創(chuàng)新在于在監(jiān)控芯片從代工廠成功流片回來后，成功地用自創(chuàng)的FPGA驗證測試向量法對DFT的測試向量和BIST自測試電路進行了測試。還有提出了