監(jiān)控芯片的可測(cè)性電路設(shè)計(jì).pdf

1、隨著集成電路系統(tǒng)復(fù)雜性的提高、芯片面積的增大，電路測(cè)試的難度呈指數(shù)增大。另一方面，基于IP核的SOC系統(tǒng)的出現(xiàn)也對(duì)系統(tǒng)測(cè)試提出了新的要求。 本文綜述了常規(guī)通用測(cè)試方法和技術(shù)，詳細(xì)敘述了邊界掃描測(cè)試標(biāo)準(zhǔn)、掃描鏈測(cè)試（DFT）思想和內(nèi)建自測(cè)試（BIST）策略。還介紹了目前高速芯片測(cè)試必備的AT_SPEED測(cè)試法。在監(jiān)控芯片測(cè)試電路中，主要設(shè)計(jì)了DFT/BIST兩種測(cè)試電路。本文還簡要敘述了監(jiān)控芯片的第三方的IP的測(cè)試策略。

2、本文詳細(xì)闡述了監(jiān)控芯片中測(cè)試控制，測(cè)試劃分，還有測(cè)試時(shí)鐘的設(shè)計(jì)。基于EDA產(chǎn)業(yè)的高速發(fā)展，目前可測(cè)性電路基本上都是用EDA工具生成。本文詳細(xì)敘述了監(jiān)控芯片中掃描鏈的設(shè)計(jì)策略，并且用腳本的方式簡要解釋了用DFT Compiler插入掃描鏈的步驟及注意事項(xiàng)。在插入掃描鏈后，經(jīng)過細(xì)致的調(diào)試不可測(cè)點(diǎn)(通過修改代碼和違反測(cè)試規(guī)則RTL設(shè)計(jì))，監(jiān)控芯片最終取得了98.6％的高覆蓋率。詳細(xì)敘述了BIST的設(shè)計(jì)策略，也用腳本的方式說明了BIST電路用E

3、DA工具的設(shè)計(jì)步驟及注意事項(xiàng)。 本文詳細(xì)敘述了在后端布局布線結(jié)束后，自動(dòng)測(cè)試向量生成的策略。同樣用腳本的方式，詳細(xì)敘述了如何用TMAX做自動(dòng)測(cè)試向量生成的步驟和注意事項(xiàng)。并且成功地對(duì)布局布線結(jié)束后的網(wǎng)表進(jìn)行了靜態(tài)時(shí)序分析。對(duì)掃描鏈的測(cè)試向量和BIST的測(cè)試電路進(jìn)行了后仿真驗(yàn)證。 本文的創(chuàng)新在于在監(jiān)控芯片從代工廠成功流片回來后，成功地用自創(chuàng)的FPGA驗(yàn)證測(cè)試向量法對(duì)DFT的測(cè)試向量和BIST自測(cè)試電路進(jìn)行了測(cè)試。還有提出了