DSPC50的可測性設計及電路實現(xiàn).pdf

1、隨著集成電路規(guī)模的不斷增大，集成電路的測試問題變得越來越棘手，于是提出了可測性設計。本文對DSPC50進行了可測性設計。第一章首先介紹了幾種主要的可測性設計方法，比較了各自的特點，確定了各自的適用范圍。在此基礎上得到DSPC50的可測性設計的整體方案，即采用邊緣掃描設計提高芯片在板級的可測性，同時用全掃描思想設計芯片核心電路，以降低芯片本身測試的難度，即將芯片的全掃描設計包含入邊緣掃描系統(tǒng)。文中第二章按照IEEE.1149標準詳細設計了

2、邊緣掃描測試系統(tǒng)，相應增加了兩個專用數(shù)據(jù)寄存器，其中一個為掃描鏈寄存器，一個為掃描子鏈控制寄存器。第三章以電路中高速的16*16定點乘法器為例，介紹了功能電路的設計、可測性電路的結構、測試碼的生成方法。由于片內有SRAM，而SRAM的片外測試比較困難且速度較慢，所以文中第四章采用BIST技術對SRAM進行了可測性設計，完成后可以用正常的工作速度對存儲器進行測試。最后一章是對全文的總結，并且對所做的工作的創(chuàng)新之處做了比較詳細的介紹，對后續(xù)