集成電路可測(cè)性設(shè)計(jì)的研究與實(shí)踐.pdf

1、COMS器件進(jìn)入超深亞微米階段，集成電路向高集成度、高速度、低功耗發(fā)展。芯片工藝復(fù)雜度和設(shè)計(jì)復(fù)雜度的提高，使得芯片的測(cè)試問題變得更加突出，也對(duì)集成電路測(cè)試方法和設(shè)計(jì)方法提出了新的要求。可測(cè)性設(shè)計(jì)已經(jīng)成為現(xiàn)在解決芯片測(cè)試問題的主要手段。
　　本文首先簡(jiǎn)要闡述了集成電路故障機(jī)理、故障模型和可測(cè)性設(shè)計(jì)的基本概念，然后概述了常用的可測(cè)性設(shè)計(jì)技術(shù)，如掃描可測(cè)性設(shè)計(jì)、邊界掃描、內(nèi)建自測(cè)試、測(cè)試矢量自動(dòng)生成等，并介紹了一些提高電路故障覆蓋率的方

2、法。
　　實(shí)驗(yàn)是芯片設(shè)計(jì)過程中的DFT設(shè)計(jì)流程，我們根據(jù)芯片的實(shí)際情況，采用全掃描測(cè)試技術(shù)，設(shè)計(jì)了三條掃描鏈，并對(duì)違反設(shè)計(jì)規(guī)則的部分進(jìn)行修正，得到了較高的故障覆蓋率和良好的測(cè)試效果，并且沒有對(duì)電路本身的性能造成大的影響。對(duì)芯片中嵌入式存儲(chǔ)器的測(cè)試，采用了存儲(chǔ)器內(nèi)建自測(cè)試技術(shù)，該技術(shù)將測(cè)試電路置入芯片內(nèi)部，測(cè)試向量的產(chǎn)生、加載和結(jié)果分析都由測(cè)試電路自動(dòng)完成，解決了由于電路集成度高而導(dǎo)致的測(cè)試訪問困難的問題。測(cè)試電路設(shè)計(jì)完成后，使用