基于掃描設計的集成電路可測試性設計研究.pdf

1、如今，IP的復用技術在芯片上得到了廣泛的使用，通過芯片復用的方法，芯片的體積，功耗，性能等一些指標都有了相對的改善。但是面對著芯片的復雜程度越來越多，傳統(tǒng)的測試手段早已不能滿足芯片的發(fā)展速度，芯片的測試難度已經引起了相關學者的關注，而對于SOC的測試成本的主要因素——測試時間的優(yōu)化研究成為眾多學者的研究方向，利用何種手段可以更好的降低測試時間，降低測試所帶來的高成本成為待解決的難題。通過使用可測試性技術，不僅可以增加芯片電路的可控制性、

2、可觀測性，同時也將芯片的測試難度大大降低。
　　針對芯片的可測試性設計來說，最大的問題就是測試時間，針對測試時間優(yōu)化。本文主要內容：
　　首先，掃描鏈的研究設計，針對不同情況的測試向量單元進行相應的掃描鏈設計優(yōu)化，主要方法有重排序法和Huffman算法。
　　其次，并且討論了多掃描鏈的測試調度問題，主要算法包括BFD算法、MAV算法、TAD算法。并對著三種算法進行了相應的掃描鏈設計安排比較。
　　再次，本文同時也