高速高精度電流舵DAC的設計與研究.pdf

1、現(xiàn)代無線寬帶通訊技術和多媒體數(shù)字化技術的發(fā)展要求系統(tǒng)具有更高的分辨率和帶寬以進行高信息密度的圖像視頻信號的傳輸和處理。這對于系統(tǒng)中的數(shù)據(jù)轉換接口（主要是ADC和DAC）而言，就是要具備更高的采樣精度和采樣速率以滿足系統(tǒng)低誤差率和大帶寬的需求。電流舵DAC(Digital to Analog Converter)是目前實現(xiàn)上述要求的較為理想的CMOS數(shù)模轉換電路拓撲之一，其在無線通訊和多媒體技術領域中得到了廣泛應用。然而，由于電路和制造工

2、藝的固有局限，電流舵DAC實現(xiàn)高的采樣精度和采樣速率時會產生兩個方面的棘手問題：⑴采樣精度的提高會提高整個芯片的面積需求；⑵采樣速率的提高會導致DAC動態(tài)性能SFDR(Spurious-Free Dynamic-Range)的下降，以至于無法滿足系統(tǒng)性能的要求。
　　 本文對電流舵DAC的架構和電路的非理想性誤差進行了分析與研究，確立DAC的編碼，電路主要參數(shù)同DAC輸出性能指標之間的關系。在MATLAB中，對上述誤差進行建模并

3、估計其對DAC靜態(tài)和動態(tài)性能指標的影響。依據(jù)誤差分析和建模所得之結論，進行高速高精度電流舵DAC電路的設計。為緩解高采樣精度引入的面積壓力，論文使用了本征精度的辦法以減小電流源失配，設計了合理電流源的過驅電壓和尺寸。為確保高采樣速率時的高動態(tài)性能，論文使用了專門的電流元陣列設計方案。設計了數(shù)字LVDS接口以滿足高速數(shù)據(jù)傳輸?shù)男枰Ｔ诎鎴D設計中引入了新的的電流源陣列版圖排布規(guī)則較好的消除了工藝梯度效應引起的電流源不匹配，采用了數(shù)?；旌闲酒?/p>

4、的布局布線規(guī)避免數(shù)字信號和模擬信號之間的串擾效應對DAC性能產生消極影響。在TSMC0.18um CMOS工藝下，論文最終設計實現(xiàn)了一個12位1G Samples/s的電流舵DAC。整體芯片版圖寄生參數(shù)提取后仿真結果表明，DAC的靜態(tài)性能指標INL和DNL分別為0.15LSB和0.25LSB。在1GS/s采樣速率時，DAC在50MHz輸出基波頻率時，動態(tài)性能指標SFDR為74dBc；462MHz輸出基波頻率時，SFDR值仍然可保持在68