面向UHDTV的HEVC IDCT-IDST模塊的VLSI設(shè)計.pdf

1、近年來視頻和網(wǎng)絡(luò)技術(shù)得到迅猛發(fā)展,更高的分辨率,更大的壓縮比已成為目前視頻領(lǐng)域發(fā)展的主要趨勢。H.264/AVC將很難滿足人們對視頻壓縮的應(yīng)用需求,于是ITU-T視頻編碼組專家(VCEG)和MPEG聯(lián)合提出了新一代視頻編碼標(biāo)準(zhǔn)High Efficiency Video Coding(HEVC或H.265),并于2013年一月正式成為國際標(biāo)準(zhǔn)。
　　HEVC的目標(biāo)是在視頻質(zhì)量不變的情況下壓縮效率比H.264/AVC提升一倍。為了提升

2、壓縮效率,HEVC中支持從4×4到32×32大小的整數(shù) DCT/IDCT變換和基于模式的DST/IDST變換,這些變化都對IDCT變換單元提出了更高的要求。
　　本課題通過對現(xiàn)有一維和二維 IDCT電路結(jié)構(gòu)進(jìn)行研究,分析各自優(yōu)缺點(diǎn),針對當(dāng)前普遍采用的蝶形并行運(yùn)算結(jié)構(gòu),結(jié)合對HEVC參考視頻序列的數(shù)據(jù)分析,提出了一種高效的二維 IDCT/IDST單元的VLSI架構(gòu)。該架構(gòu)采用行列分解算法,單端口流水處理結(jié)構(gòu),通過計算數(shù)據(jù)流重組和高度

3、優(yōu)化共享常數(shù)乘法器陣列結(jié)構(gòu),可以實(shí)現(xiàn)4×4到32×32點(diǎn)IDCT變換和4×4點(diǎn)IDST變換。本文還提出了一種適用于上述結(jié)構(gòu)數(shù)據(jù)流的轉(zhuǎn)置緩存存儲策略。采用提出的實(shí)時分配策略,可以消除可變塊大小轉(zhuǎn)置過程中產(chǎn)生的不必要的流水線停頓。
　　該設(shè)計使用SMIC65nm1P9M工藝進(jìn)行邏輯綜合及物理設(shè)計,最高工作頻率達(dá)500MHz,一維IDCT/IDST單元為40.1K門,比現(xiàn)有其他設(shè)計減少36％以上的硬件資源同時端口效率提高66%以上。芯片