高性能且碼率自由QC-LDPC碼的設(shè)計和硬件實現(xiàn).pdf

1、目前準循環(huán)低密度奇偶校驗(Quasi-Cyclic Low Density Parity Check, QC-LDPC)碼是通信理論中的研究熱點,并且已經(jīng)廣泛應(yīng)用于商用產(chǎn)品中。隨著通信質(zhì)量要求的提高和存儲容量的提高,未來會需要糾錯能力更強,硬件實現(xiàn)更簡單的QC-LDPC碼。但是目前關(guān)于QC-LDPC碼的設(shè)計以及硬件實現(xiàn)的研究卻不充分,本文在前人的研究基礎(chǔ)上提出了一套高性能且碼率自由QC-LDPC碼的設(shè)計方法,并且同時研究了這類QC-LD

2、PC碼的硬件實現(xiàn)方法。
　　在設(shè)計QC-LDPC碼的過程中采用了三項有用的技巧:首先通過改進的密度進化算法得到好的度分布對,然后使用自己提出的PPF(Position-by-Position Filling)算法減少校驗?zāi)妇仃嚨亩汰h(huán)數(shù),最后增大校驗矩陣中短環(huán)的ACE(Approximated Cycle Extrinsic Message Degree)值和圍長(Girth)。通過Matlab仿真驗證,使用本文方法設(shè)計的QC-LD

3、PC碼的性能與其它方法設(shè)計的QC-LDPC碼的性能進行對比,在相同碼長碼率的情況下,本文設(shè)計的QC-LDPC碼的瀑布(Waterfall)性能更好,誤碼平臺(Error Floor)更低。
　　同時,選取本文設(shè)計的碼長為576、碼率為1/2的QC-LDPC碼,采用部分并行算法,使用Verilog硬件描述語言完成了它的編碼器和譯碼器的RTL(Register Transistor Logic)描述,并在Xilinx的Virtex I