基于FPGA的仿核信號發(fā)生器研究.pdf

1、在核電子技術(shù)與核工程領(lǐng)域內(nèi)，核信號源扮演著極為重要的作用。仿核信號發(fā)生器，則是近年來該研究領(lǐng)域的一個重要研究課題。本論文依托國家軍工預(yù)研專項項目及重慶市科委自然科學(xué)基金項目等課題需要，針對核信號在時間及幅度上的統(tǒng)計特性，開展了基于FPGA的仿核信號發(fā)生器的研究。
　　 論文從核信號在時間及幅度上具有的統(tǒng)計特性出發(fā)，闡述了核事件本身因其隨機性而在探測上出現(xiàn)的統(tǒng)計漲落，即其信號特點，表現(xiàn)在時間上呈泊松分布，在幅度上服從高斯分布，這為

2、仿核信號發(fā)生器的研究奠定了理論實踐基礎(chǔ)。
　　 論文針對現(xiàn)有的仿核信號發(fā)生器，大都采用模擬電路搭建，致使其信號的精度和可控性較差，尚且電路結(jié)構(gòu)還復(fù)雜。為此，本論文的研究設(shè)計以均勻隨機數(shù)為基礎(chǔ)，通過算法產(chǎn)生高斯分布和指數(shù)分布的隨機數(shù)，利用FPGA器件模擬伯努利試驗，得到脈沖時間間隔服從指數(shù)分布、計數(shù)率服從泊松分布、幅度服從高斯分布的隨機脈沖，并對輸出脈沖作了統(tǒng)計分布檢驗，驗證了在時間和幅度特性上可以用于仿真核信號的信號源。

3、　　 在上述研究基礎(chǔ)上，論文結(jié)合FPGA與Verilog HDL的優(yōu)勢，以硬件描述語言Verilog HDL為系統(tǒng)的邏輯描述手段，對核信號在時間上和幅度上的統(tǒng)計特性進行了仿真。研究中，采用自上而下、分層的模塊化設(shè)計方法，在EDA開發(fā)平臺上，對仿核信號發(fā)生器進行了綜合、優(yōu)化、布局布線、時序仿真驗證，并在Altrea公司的EP1C12Q240C8型FPGA芯片上進行了性能測試和實驗驗證。
　　 論文研究結(jié)果表明，本論文研究設(shè)計的仿