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文檔簡介
1、隨著集成電路行業(yè)的發(fā)展,制造工藝和技術(shù)都在穩(wěn)步提高,微處理器的工藝尺寸已經(jīng)進(jìn)入納米階段,工作環(huán)境越來越復(fù)雜,隨之而來的瞬態(tài)脈沖干擾等電磁兼容問題,特別是瞬態(tài)ESD干擾已經(jīng)成為影響微處理器正常工作的關(guān)鍵因素。在軍事上也是如此,利用瞬態(tài)脈沖干擾的電磁攻擊武器已經(jīng)成為各軍事強(qiáng)國的重點研究對象,并取得了一定的研究成果。本文基于瞬態(tài)ESD脈沖干擾下的芯片級上電微處理器性能測試平臺,研究瞬態(tài)ESD脈沖對微處理器I/O保護(hù)電路的影響,結(jié)合微處理器上電
2、測試結(jié)果分析,提出通過預(yù)防閂鎖效應(yīng)來改進(jìn)微處理器上電測試性能的微處理器I/O保護(hù)電路設(shè)計思路。著重分析了閂鎖效應(yīng)的產(chǎn)生機(jī)理,采用兩種具體可行的微處理器I/O保護(hù)電路設(shè)計方法,并通過對流片后的第二代產(chǎn)品與初始微處理器的上電ESD測試比較,對改善設(shè)計方法進(jìn)行了評估。
第一部分對微處理器I/O保護(hù)電路結(jié)構(gòu)展開研究。首先對微處理器I/O保護(hù)電路設(shè)計原理展開研究,分析了進(jìn)行ESD防護(hù)需要做到的關(guān)鍵步驟。然后對三種典型的微處理器I/O保護(hù)
3、電路進(jìn)行具體研究,分析了各自的優(yōu)缺點。并對微處理器I/O保護(hù)電路的關(guān)鍵結(jié)構(gòu)—Trigger電路展開深入研究,分析了Trigger電路設(shè)計的主要策略和重要參數(shù),主要研究了兩種常見的Trigger電路結(jié)構(gòu),分析了各自能達(dá)到的上升沿檢測閾值。
第二部分對瞬態(tài)脈沖干擾下微處理器測試方法展開研究。首先對比分析了幾種ESD測試方法和主要脈沖參數(shù),然后通過對芯片級上電ESD測試結(jié)果總結(jié)分析,得到瞬態(tài)ESD脈沖對上電微處理器造成的失效模式。最
4、后對瞬態(tài)ESD脈沖干擾下的微處理器性能測試平臺的設(shè)計與實現(xiàn)進(jìn)行了著重研究,主要分析了該測試平臺的環(huán)境設(shè)置和軟硬件的設(shè)計與實現(xiàn)方法。
第三部分展開對微處理器I/O保護(hù)電路改進(jìn)方法的研究。在對芯片級上電ESD測試結(jié)果的研究中得出閂鎖效應(yīng)是影響微處理器上電ESD測試等級的重要因素,提出通過預(yù)防閂鎖效應(yīng)產(chǎn)生的方法來改進(jìn)微處理器I/O保護(hù)電路上電ESD測試性能的設(shè)計思路。然后對閂鎖效應(yīng)的產(chǎn)生機(jī)理展開深入剖析,提出兩種改善微處理器I/O保
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