高精度自動變?？刂迫珨?shù)字鎖相環(huán)研究與設計.pdf

1、隨著鎖相環(huán)路在各種應用中發(fā)揮了獨特的效益以及集成電路的不斷發(fā)展,鎖相環(huán)路的設計和應用是當今反饋控制技術領域關注的焦點。本文在閱讀大量國內(nèi)外技術文獻的基礎上,總結(jié)了鎖相技術的發(fā)展現(xiàn)狀與技術水平,深入分析研究了全數(shù)字鎖相環(huán)(All Digital Phase Locked Loop,ADPLL)的結(jié)構原理,采用K變模數(shù)字環(huán)路濾波器,設計了一種具有高精度自動變?？刂频目焖偃珨?shù)字鎖相環(huán)。
　　 鑒相器由邊沿觸發(fā)器構成,利用觸發(fā)器內(nèi)部邏

2、輯門之間延遲時間的不同,使觸發(fā)器只在約定時鐘跳變時才接收輸入信號。
　　 數(shù)字環(huán)路濾波器(Digital Loop Filter,DLF)作用是消除鑒相器輸出的相位差信號(Phase Error,PE)中的高頻成分,保證環(huán)路的性能穩(wěn)定,實際上可用一變模可逆計數(shù)器(設模數(shù)為K)來實現(xiàn)。K變模可逆計數(shù)器根據(jù)相差信號PE來進行加減運算。可逆計數(shù)器模值K對ADPLL的性能指標有著很大的影響。計數(shù)器模值K的取值可根據(jù)輸入信號的相位抖動而定

3、,加大模值K,有利于提高ADPLL的抗噪能力,但是會導致較大的捕捉時間和較窄的捕捉帶寬。減小模值K可以縮短捕捉時間,擴展捕捉帶寬,但是降低了ADPLL的抗噪能力。
　　 數(shù)字分頻器,N分頻器是一個簡單的除N計數(shù)器,N分頻器對脈沖加減電路的輸出脈沖再進行N分頻,得到整個環(huán)路的輸出信號/BBBoutBBBB。
　　 采用VHDL語言對該全數(shù)字鎖相環(huán)的主要模塊及其整體電路進行設計與仿真,該系統(tǒng)利用鑒相器的輸出信號進行快捕區(qū)、

4、慢捕區(qū)和鎖定區(qū)的切換,并通過對的模數(shù)K進行自動調(diào)節(jié),來實現(xiàn)對環(huán)路帶寬的實時控制,大大提高了鎖相速度,有效地克服了環(huán)路捕捉時聞與抗噪聲性能的矛盾。
　　 利用Modelsim6.0對整個鎖相環(huán)進行仿真,結(jié)果顯示,在時鐘頻率f0=25MHz,分頻比N=32時,該全數(shù)字鎖相環(huán)的鎖定時間為15μs,并且自動變?？刂品绞脚c恒模控制方式相比,其捕捉時間最多縮短了160多倍;中心頻率為391KHz,捕捉帶為368-403KHz,同步帶范圍是3