優(yōu)化襯墊-阻擋層和CVD鎢工藝降低超大規(guī)模集成電路接觸孔和通孔的接觸電阻.pdf

1、隨著超大規(guī)模集成電路特征尺寸的持續(xù)縮小，超大規(guī)模集成電路的接觸孔(Contact)和通孔(Via)的接觸阻值對(duì)整個(gè)器件的性能越來(lái)越重要。在O．18微米以及更先進(jìn)的制程中，集成電路互連的延遲因大于集成電路器件開關(guān)的延遲而成為影響整個(gè)器件速度的主要因素，所以接觸孔和通孔的高接觸阻值往往會(huì)導(dǎo)致整個(gè)器件的速度變慢，會(huì)導(dǎo)致芯片電性能測(cè)試失敗，更嚴(yán)重的會(huì)導(dǎo)致芯片的低良率或零良率。有效的降低接觸孔和通孔的接觸阻值已成為先進(jìn)半導(dǎo)體制造工藝中一個(gè)重要的課

2、題。 本論文首先分析了接觸底部鈦／氮化鈦／鎢復(fù)合層的復(fù)合電阻接觸電阻模型，模型結(jié)果表明接觸電阻與阻擋層和鎢成核層的厚度和電阻率強(qiáng)相關(guān)。通過接觸電阻模型計(jì)算，降低氮化鈦的厚度和鎢成核層的厚度，或者降低氮化鈦的電阻率和鎢成核層的電阻率，都能取到低的接觸電阻。 接著討論了優(yōu)化IMPTi&CVOTiN為主的邏輯制造襯墊／阻擋層工藝條件，替代原來(lái)的TiCl4Ti/Tin，SIPTi/TiN州襯墊／阻擋層工藝，有效的降低接觸孔和通孔

3、的接觸阻值，用于0．16微米DRAM，0．35微米高壓(HV)的大規(guī)模生產(chǎn)。因此此方法不需要購(gòu)買TiCl4Ti/TiN，SIPTi/TiN州襯墊／阻擋層機(jī)臺(tái)，大大節(jié)省了成本，具有很高的經(jīng)濟(jì)價(jià)值。 最后討論了優(yōu)化IMPTi&CVDTiN為主的邏輯制造襯墊／阻擋層工藝，配合脈沖成核層鎢(PNLW)技術(shù)，有效的降低0．18um邏輯產(chǎn)品的接觸孔和通孔和0．13um邏輯產(chǎn)品的接觸孔的接觸電阻，增大工藝窗口，大大減少了由于接觸電阻很高導(dǎo)致的