12位100MHz流水線型ADC中采樣保持電路的研究和設(shè)計(jì).pdf

1、隨著通信系統(tǒng)高速發(fā)展，信號(hào)處理大多由數(shù)字電路實(shí)現(xiàn)，這對(duì)數(shù)字世界與模擬世界的接口——模數(shù)轉(zhuǎn)換器(ADC)的要求更加嚴(yán)苛。在模數(shù)轉(zhuǎn)換技術(shù)高速發(fā)展下，靈活、可配置的無(wú)線收發(fā)機(jī)技術(shù)成為當(dāng)今業(yè)界的焦點(diǎn)，這一技術(shù)要求支持各種收發(fā)模式和通信標(biāo)準(zhǔn)。高速高精度模數(shù)轉(zhuǎn)換器技術(shù)正是該無(wú)線收發(fā)機(jī)技術(shù)的關(guān)鍵。而采樣保持(S/H)電路作為ADC的最前端，其性能直接影響到整個(gè)ADC的精度和速度。
　　 在伽利略衛(wèi)星接收機(jī)和WCDMA的雙模接收機(jī)中應(yīng)用軟件無(wú)線

2、電技術(shù)，要求模數(shù)轉(zhuǎn)換器的輸入帶寬能夠覆蓋全部工作頻帶，并具有足夠高的信號(hào)噪聲比(SNR)，以及大的動(dòng)態(tài)范圍能防止鄰道信號(hào)阻塞。這對(duì)設(shè)計(jì)采樣保持電路提出了很高的要求，需要在轉(zhuǎn)換速率和轉(zhuǎn)換精度之間進(jìn)行折衷。
　　 基于系統(tǒng)性能的考慮，本文闡述了流水線型(Pipeline)ADC中采樣保持電路的設(shè)計(jì)。首先介紹采樣保持電路的基本理論和性能指標(biāo)，并對(duì)采樣保持電路的誤差源進(jìn)行了分析，提出了減小這些誤差的相關(guān)設(shè)計(jì)方案。然后根據(jù)理論分析和系統(tǒng)要

3、求設(shè)計(jì)采樣保持電路。采用電荷翻轉(zhuǎn)式采樣保持電路，設(shè)計(jì)了相關(guān)單元電路，包括增益提高運(yùn)算放大器、開(kāi)關(guān)電容共模反饋電路、偏置電路、多相時(shí)鐘產(chǎn)生電路和柵壓自舉(Bootstrap)開(kāi)關(guān)。其中，運(yùn)算放大器的設(shè)計(jì)對(duì)采樣保持器的整體性能起著關(guān)鍵作用。此次設(shè)計(jì)的運(yùn)算放大器的設(shè)計(jì)采用了增益增強(qiáng)技術(shù)，在提供高增益的同時(shí)，具有高增益帶寬積的特點(diǎn)，
　　 本課題基于Hspice和Cadence仿真平臺(tái)，設(shè)計(jì)完成了高速高精度流水線型ADC采樣保持電路。該

4、采樣保持器應(yīng)用于1.8V電源電壓，分辨率12bit，轉(zhuǎn)換速率100MHz以上的ADC中．基于Cadence對(duì)采樣保持電路進(jìn)行后仿真，在頻率為100MHz時(shí)鐘下進(jìn)行采樣，建立精度小于0.025％。差分輸入12V滿幅度，頻率為10MHz的正弦信號(hào)時(shí)，其信噪失真比SNDR=78.6dB，無(wú)雜散動(dòng)態(tài)范圍SFDR=83.6dB，滿足系統(tǒng)設(shè)計(jì)指標(biāo)要求．
　　 該采樣保持電路芯片采用TSMC0.18μm CMOS一層多晶硅6層金屬的混合信號(hào)工