基于靜態(tài)邏輯蘊涵的組合電路功耗優(yōu)化.pdf

1、隨著CMOS集成電路規(guī)模和速度的迅速提高，以及在便攜式電子產(chǎn)品中的廣泛應用，電路功耗問題顯得越來越突出。功耗優(yōu)化技術可以在芯片設計的各個層次展開，本文主要研究如何在邏輯層降低電路功耗。 本文介紹了一種優(yōu)化組合邏輯電路功耗的方法，其主要思想是，當電路每個節(jié)點的翻轉(zhuǎn)頻率確定后，通過冗余添加和去除的方法消除高功耗的節(jié)點，從而降低總功耗。為了達到這個目的，我們首先將電路中每個節(jié)點按功耗從低到高排列，每次考慮一個低功耗節(jié)點，利用基于遞歸學

2、習的算法找出它在電路中的邏輯蘊涵關系；然后利用這些蘊涵關系在電路中添加一些邏輯門和連接，增加電路的冗余；最后通過去除這些冗余化簡電路，達到去除高功耗節(jié)點的目的，從而在不改變電路輸入輸出功能的前提下降低電路功耗。這個功耗優(yōu)化過程是重復的，每次選擇一個新的節(jié)點，最后得到一個總跳變減少的電路。實驗數(shù)據(jù)表明，該方法對于降低電路功耗是十分有效的。 在該功耗優(yōu)化過程中，能找到的蘊涵關系的多少直接影響到電路功耗優(yōu)化程度的大小。遞歸學習雖然是一

3、種完全的尋找邏輯蘊涵的方法，但考慮到尋找邏輯蘊涵的最優(yōu)解是個NP完全問題，因此要想在合理的時間內(nèi)尋找蘊涵勢必要限制遞歸學習的深度，而這又將直接影響到能找到的蘊涵的數(shù)量。因此，我們引進了一種新的尋找邏輯蘊涵的方法，該方法的靈感來自于單通道演繹故障的模擬算法。它充分利用了靜態(tài)邏輯蘊涵的內(nèi)部關系和集合運算引進一系列的法則，而后利用這些法則的重復使用尋找蘊涵。 在邏輯綜合工具SIS下，本文實現(xiàn)了改進的邏輯蘊涵尋找算法。對標準電路集Mcn