集成式高性能低功耗Quasi-Pseudo-NMOS-DT-CPL-TG全加器電路設(shè)計(jì).pdf

1、本論文系統(tǒng)地研究了現(xiàn)有的多種全加器單元電路，對(duì)它們的工作原理進(jìn)行了仔細(xì)分析。這些單元電路包括基本CMOS全加器、CL-CMOS全加器、Pseudo-NMOS全加器、CPL全加器、TG全加器、TF全加器和CPL-TG全加器。利用全加器的真值表推導(dǎo)出每種單元電路的邏輯表達(dá)式，并從電路的邏輯表達(dá)式出發(fā)得到每種全加器單元的電路實(shí)現(xiàn)。 針對(duì)Pseudo-NMOS全加器具有靜態(tài)電流的特點(diǎn)，本論文提出了一種減小這種全加器靜態(tài)電流的新設(shè)計(jì)，對(duì)其

2、算法進(jìn)行了改進(jìn)并得到Quasi-Pseudo-NMOS全加器單元電路。由于Pseudo-NMOS全加器中的PMOS管處于一直導(dǎo)通的狀態(tài)下，電路中存在靜態(tài)電流，Pseudo-NMOS全加器的靜態(tài)功耗較大。本論文設(shè)計(jì)了一個(gè)控制電路用以控制Pseudo-NMOS全加器中P管的導(dǎo)通與截止。這樣全加器電路中的靜態(tài)電流被減小了，同時(shí)也減少了PMOS管與NMOS管產(chǎn)生競(jìng)爭(zhēng)的機(jī)會(huì)。于是與原有Pseudo-NMOS全加器相比，新設(shè)計(jì)的Quasi-Pseu

3、do-NMOS全加器單元電路不但有著的更低的功率損耗，而且電路的延時(shí)也被減小了。 針對(duì)CPL-TG全加器導(dǎo)通電流小、延時(shí)長(zhǎng)的特點(diǎn)，本論文提出了一種縮短其延時(shí)的新設(shè)計(jì)，將DT-MOS技術(shù)應(yīng)用于這個(gè)全加器電路中，從而得到DT-CPL-TG全加器單元。CPL電路由于存在傳輸弱電平的問(wèn)題而將晶體管的開(kāi)啟電壓提高了，從而減小了管子的導(dǎo)通電流，于是電路的整個(gè)延時(shí)被增大了。DT-MOS技術(shù)是用來(lái)降低晶體管導(dǎo)通時(shí)的開(kāi)啟電壓同時(shí)卻不改變其截止時(shí)的

4、開(kāi)啟電壓，這樣做的目的是既能增大晶體管的導(dǎo)通電流又不影響其噪聲容限。使用DT-MOS技術(shù)之后得到的DT-CPL-TG全加器單元電路不但使得全加器電路的延時(shí)被減小了，而且使它能應(yīng)用于低電壓環(huán)境下。 基于這兩種全加器單元的電路設(shè)計(jì)，本論文對(duì)它們進(jìn)行了仔細(xì)對(duì)比。在對(duì)比了Quasi-Pseudo-NMOS全加器和DT-CPL-TG全加器的電路結(jié)構(gòu)、性能參數(shù)之后，得出它們所適用不同場(chǎng)合的結(jié)論，為人們正確選用這兩種全加器單元電路提供了參考。