應(yīng)用于流水線型模數(shù)轉(zhuǎn)換器的采樣保持電路的研究與設(shè)計(jì).pdf

1、近年來，模數(shù)轉(zhuǎn)換器(ADC)在制造工藝、結(jié)構(gòu)、性能上都有了突飛猛進(jìn)的發(fā)展，正在朝著高速、高分辨率的方向發(fā)展。采樣保持電路用于流水線型模數(shù)轉(zhuǎn)換器的最前端，其輸出信號精度和建立速度直接影響到整個(gè)流水線型模數(shù)轉(zhuǎn)換器的分辨率和轉(zhuǎn)換速率，因此采樣保持電路的設(shè)計(jì)成為流水線型模數(shù)轉(zhuǎn)換器電路設(shè)計(jì)的關(guān)鍵環(huán)節(jié)。 本文針對8 bit 25 MHz Pipelined ADC的應(yīng)用為目標(biāo)進(jìn)行采樣保持電路的研究與設(shè)計(jì)。 本文主要研究應(yīng)用于流水線型

2、模數(shù)轉(zhuǎn)換器中的采樣保持電路的相關(guān)設(shè)計(jì)技術(shù)。 首先從采樣保持電路的基本理論入手，詳細(xì)分析了采樣保持電路采樣模式和保持模式工作原理。其次對于各個(gè)模式下影響采樣保持電路性能的非理想因素進(jìn)行全面而深入的分析。在采樣模式下主要分析了影響模擬開關(guān)性能的因素如電荷注入效應(yīng)、開關(guān)時(shí)鐘饋通效應(yīng)、開關(guān)電阻的非線性等；在保持模式下主要對運(yùn)放的建立時(shí)間的數(shù)學(xué)模型進(jìn)行了詳細(xì)的研究，同時(shí)對比分析了各種結(jié)構(gòu)運(yùn)算放大器的性能。然后運(yùn)用MATLAB 對整個(gè)系統(tǒng)進(jìn)

3、行建模分析，建模時(shí)為了模擬實(shí)際情況，對影響采樣保持電路性能的非理想因素也進(jìn)行了建模。在進(jìn)行實(shí)際電路設(shè)計(jì)時(shí)，針對影響模擬開關(guān)性能的各個(gè)因素提出了相應(yīng)的改進(jìn)方案，在設(shè)計(jì)運(yùn)放時(shí)運(yùn)用了幾何規(guī)劃方法對運(yùn)算放大器進(jìn)行了優(yōu)化設(shè)計(jì)。 最后基于0.18 μm CMOS工藝模型在Cadence 環(huán)境下對電路進(jìn)行了模擬仿真。仿真結(jié)果表明，在輸入信號為12.5 MHz 正弦波，采樣頻率為25 MHz時(shí)，大信號建立時(shí)間為7.76 ns，建立誤差小于117