集成CMOS低壓差分信號(hào)接口電路設(shè)計(jì).pdf

1、隨著互聯(lián)網(wǎng)同趨普及，各式各樣的通信設(shè)備也日漸受到消費(fèi)者的歡迎，令數(shù)據(jù)傳輸?shù)男枨蠹眲≡黾?。LVDS(低壓差分信號(hào))采用高速模擬電路技術(shù)，可確保銅導(dǎo)線能夠支持干兆位以上的數(shù)據(jù)傳輸。 本文介紹了LVDS的原理、協(xié)議、電路及版圖設(shè)計(jì)，對(duì)各電路單元進(jìn)行了仿真。在發(fā)送器電路設(shè)計(jì)中，輸出級(jí)采用反饋控制的方式穩(wěn)定發(fā)送器的輸出共模電壓。輸出級(jí)的開(kāi)關(guān)管的平衡結(jié)構(gòu)可以保證輸出端口的阻抗匹配，在輸出共模電壓上會(huì)出現(xiàn)很大的下沖，解決這個(gè)問(wèn)題，可以對(duì)

2、輸入信號(hào)進(jìn)行一定的處理。由于差分輸出電壓的幅度由電流源的輸出電流來(lái)控制，而基本電流源的輸出不夠穩(wěn)定。本文在分析了基本電流源的基礎(chǔ)上提出了一種輸出值穩(wěn)定的新型結(jié)構(gòu)的電流源電路。在接收端采用一種輸入共模電壓范圍大、放大倍數(shù)恒定、線路簡(jiǎn)單的輸入級(jí)，并詳細(xì)介紹了比較器電路和失效保護(hù)電路的設(shè)計(jì)。最后，本文介紹了版圖設(shè)計(jì)時(shí)需要注意的問(wèn)題，包括器件的匹配、閂鎖效應(yīng)的預(yù)防以及端口的ESD(靜電泄放)保護(hù)。對(duì)電路進(jìn)行了后仿真，仿真結(jié)果表明發(fā)送器在500M