AMBA AHB總線關鍵模塊及存儲器接口的研究與設計.pdf

1、在超大規(guī)模集成電路設計水平飛速發(fā)展的今天,傳統(tǒng)的ASIC設計方法已經難以滿足越來越多的功能需求,在ASIC設計方法學上發(fā)展起來的系統(tǒng)級芯片(System on Chip, SoC)技術采用IP核復用技術將大量的功能IP核進行集成,形成一個功能完整的系統(tǒng)。片上總線技術在SoC芯片設計中為各功能IP核提供標準的總線接口和互聯(lián)結構,使IP核的移植和重用更加便捷有效。
　　本文簡要介紹了幾種常用片上總線結構,重點對AMBA2.0版本總線協(xié)

2、議中的AHB總線進行了研究。在分析AMBA2.0總線協(xié)議的基礎上,運用Verilog硬件描述語言對 AMBA總線結構中AHB總線內部互聯(lián)結構各關鍵模塊及基于AMBA總線協(xié)議的存儲器接口進行RTL級設計,并對各模塊進行功能驗證。主要研究內容如下:
　　(1)研究分析AMBA2.0總線協(xié)議并對AHB高速總線部分進行重點研究,分析AHB總線技術特點,規(guī)劃設計。本論文內容是基于AMBA2.0總線協(xié)議進行的,因此需要對該協(xié)議進行全面分析研究

3、,通過分析對設計進行規(guī)劃,確定設計目標與方向,編寫設計規(guī)劃書。
　　(2)制定了詳細設計方案與驗證方案。設計方案闡述了功能模塊的劃分,仲裁算法的選擇等設計細節(jié)。驗證方案闡述了驗證各模塊是否滿足設計規(guī)劃書要求的方案,驗證環(huán)境、激勵的產生和測試結果檢查等步驟的實現(xiàn)方法。
　　(3)對AHB總線內部互聯(lián)結構各關鍵模塊及存儲器接口模塊進行RTL級設計。根據(jù)制定的設計方案,利用Verilog硬件描述語言對各模塊進行RTL級設計。