3G接收機(jī)用ADC子單元設(shè)計(jì)及誤差校正方法研究.pdf

1、隨著通信技術(shù)以及數(shù)字信號處理技術(shù)的飛速發(fā)展，作為模擬信號與數(shù)字信號界面的模數(shù)轉(zhuǎn)換器(ADCs)得到越來越廣泛的應(yīng)用。根據(jù)通信系統(tǒng)應(yīng)用的特點(diǎn)，在眾多的模數(shù)轉(zhuǎn)換器結(jié)構(gòu)中，流水線型 ADCs最適合應(yīng)用于通信系統(tǒng)設(shè)備中。因?yàn)榱魉€型ADCs在分辨率和速度之間有著非常良好的折中，同時其功耗也相對較低，非常適合便攜式通信系統(tǒng)設(shè)備。
　　本文擬設(shè)計(jì)出用于14位精度、100MHz采樣率的流水線型ADC的單元電路——子ADC，同時擬提出用于移除前兩

2、級DACs的靜態(tài)噪聲的數(shù)字后臺校正算法。本論文的主要內(nèi)容為：
　　第一，分析流水線型ADCs的基本工作原理，根據(jù)系統(tǒng)性能指標(biāo)確定前四級采用3.5位的子ADC，最后一級采用2位的子ADC，并確定各級的性能指標(biāo)，為具體的子ADC設(shè)計(jì)指明方向。
　　第二，將子ADC的設(shè)計(jì)分為兩個部分即比較器陣列的設(shè)計(jì)和高速數(shù)字編碼電路的設(shè)計(jì)。根據(jù)預(yù)放大鎖存快速比較理論，確定采用預(yù)放大鎖存比較器來滿足子ADC的精度和速度。通過增加鐘控電流源來解決高

3、精度帶來的高功耗問題；通過在前置放大器和鎖存器之間增加一級隔離級來減弱回歸噪聲對參考電平的影響。在設(shè)計(jì)高速數(shù)字編碼電路時，根據(jù)比較器陣列輸出碼的特點(diǎn)，用可編程邏輯陣列結(jié)構(gòu)（PLA）代替?zhèn)鹘y(tǒng)的數(shù)字門級電路，這樣能顯著提高編碼電路的速度。基于標(biāo)準(zhǔn)CMOS工藝對子ADC系統(tǒng)進(jìn)行仿真，結(jié)果顯示本文所設(shè)計(jì)的子ADC完全符合系統(tǒng)的要求。
　　第三，基于Matlab對流水線型ADCs進(jìn)行仿真，結(jié)果顯示前兩級DACs中由于電容失配引起的靜態(tài)噪聲對