基于FPGA的多信號(hào)檢測(cè)研究與實(shí)現(xiàn).pdf

1、數(shù)字信號(hào)處理相對(duì)于模擬信號(hào)處理的優(yōu)越性主要表現(xiàn)在精度高、靈活性強(qiáng)、可靠性好、易于大規(guī)模集成及存儲(chǔ)等，所以正受到工程界越來(lái)越多的關(guān)注。電子系統(tǒng)數(shù)字化的最大障礙是寬帶高速A/D變換器的高速數(shù)據(jù)流與通用DSP處理能力的不匹配，必須提高接收機(jī)的信號(hào)處理能力。VLSI技術(shù)的快速發(fā)展，以及FPGA的廣泛應(yīng)用，為提高接收機(jī)的處理能力，解決高速AD與DSP處理能力之間的矛盾提供了一種有效的解決方法。 本文利用FPGA技術(shù)，設(shè)計(jì)了具備多信號(hào)處理能

2、力的寬帶數(shù)字接收機(jī)實(shí)驗(yàn)平臺(tái)，并在其上提出了數(shù)字接收機(jī)實(shí)現(xiàn)的可行性方法，以及對(duì)這些方法的驗(yàn)證。本文的就以下幾個(gè)方面開(kāi)展了研究工作： 基于FPGA的多信號(hào)檢測(cè)法：比較了短數(shù)據(jù)條件下各種測(cè)頻算法的性能，在此基礎(chǔ)上提出了一種基于DFT的快速頻率檢測(cè)算法，通過(guò)MATLAB仿真，得出測(cè)頻精度與所需數(shù)據(jù)點(diǎn)數(shù)之間的最佳關(guān)系。該算法可同時(shí)檢測(cè)2個(gè)信號(hào)，能在4dB條件下工作，相比與傳統(tǒng)的短數(shù)據(jù)頻率檢測(cè)算法，提高了數(shù)字接收機(jī)的抗噪聲能力，縮短了接收機(jī)

3、的調(diào)諧時(shí)間。 接收機(jī)并行結(jié)構(gòu)算法的工程實(shí)現(xiàn)：解決了前端采樣的高速數(shù)據(jù)流遠(yuǎn)遠(yuǎn)超過(guò)后端DSP處理能力的問(wèn)題。利用多相濾波下變頻的并行結(jié)構(gòu)特點(diǎn)，采用高效的廣義濾波器將濾波和混頻在一步內(nèi)完成，使濾波器能夠以高效的形式實(shí)現(xiàn)，節(jié)約了硬件資源，減小了累積誤差。經(jīng)過(guò)多相濾波下變頻處理后的數(shù)據(jù)，在速率和數(shù)量上都有大幅減少，適應(yīng)了現(xiàn)有通用DSP器件的處理能力的要求。 針對(duì)短數(shù)據(jù)快速測(cè)頻算法與多相濾波下變頻的特點(diǎn)，用FPGA搭建了其實(shí)驗(yàn)?zāi)Ｐ停?/p>

4、并利用微機(jī)PCI接口，對(duì)實(shí)驗(yàn)?zāi)繕?biāo)板進(jìn)行控制并與其進(jìn)行數(shù)據(jù)交換?？梢苑奖沆`活對(duì)各種實(shí)現(xiàn)方法加以驗(yàn)證、比較，給調(diào)試帶來(lái)了方便，可以每個(gè)模塊單獨(dú)調(diào)試而不用改變硬件結(jié)構(gòu)，使調(diào)試效率大大提高。該平臺(tái)也可用來(lái)對(duì)其他數(shù)字處理算法進(jìn)行實(shí)現(xiàn)性分析與實(shí)驗(yàn)。 短數(shù)據(jù)快速測(cè)頻算法的具體實(shí)現(xiàn)：使用并行流水線(xiàn)的設(shè)計(jì)方法，提高了系統(tǒng)的數(shù)據(jù)吞吐率，在100MHz的系統(tǒng)時(shí)鐘下，能夠?qū)崟r(shí)處理400MHz～600MHz速率A/D采樣的數(shù)據(jù)，在64點(diǎn)采樣，100MHz

5、系統(tǒng)時(shí)鐘情況下，初次測(cè)頻占用時(shí)間640ns，以后每次測(cè)頻占用時(shí)間縮短到160ns，實(shí)時(shí)地提供多相濾波下變頻所需的載頻位置信息，縮短了接收機(jī)的調(diào)諧時(shí)間。 采用濾波器多相分解方法，按數(shù)字混頻序列劃分調(diào)諧信道，在濾波器級(jí)數(shù)和抽取比相同的情況下，使用先抽取，后經(jīng)廣義濾波器一次完成低通濾波和混頻的數(shù)字下變頻結(jié)構(gòu)，高效實(shí)現(xiàn)了變載頻帶通信號(hào)數(shù)字下變頻。 將基于DFT的信號(hào)檢測(cè)算法運(yùn)用到跳頻通信的檢測(cè)中。給出了跳頻通信檢測(cè)中各模塊的具體