基于GALS的SDIO主控制器的研究與設計.pdf

1、數(shù)字安全輸入/輸出(SDIO)系統(tǒng)的主機與設備之間的通信控制很復雜，用軟件直接實現(xiàn)必然耗費大量CPU資源，且傳輸效率低。因此每個數(shù)字安全輸入/輸出設備都需要有專門的主控制器來負責主機與設備之間的通信。 本文對基于GALS的SDIO主控制器的設計進行了研究。全局同步電路在系統(tǒng)功耗控制、時鐘樹處理等面臨越來越多的問題。異步電路設計有功耗低、速度性能提升潛力大等優(yōu)點，但異步設計技術缺乏成熟的EDA工具支持。因此，兼取同步、異步二者之長

2、的全局異步局部同步方式(GALS)應用日益廣泛。GALS系統(tǒng)的設計思想是，將各個功能模塊采用同步方式設計，然后用同步/異步轉(zhuǎn)換接口將各同步模塊封裝起來。本文設計的SDIO主控制器需要處理異步時鐘域，采用了GALS接口電路的設計方案。在GALS接口電路的設計中，需要處理異步時鐘域握手、亞穩(wěn)態(tài)等一系列問題，在分析四相握手協(xié)議的基礎上，實現(xiàn)了基于標準單元的GALS接口電路的設計。 本文對SD協(xié)議在傳輸過程中會產(chǎn)生的中斷延遲問題進行了分

3、析，設計了基于描述表的ADMA控制器，其通過狀態(tài)機來控制，傳輸過程無需CPU干預。設計采用AMBA總線，AMBA總線的核心是中斷仲裁控制，分析了常用的仲裁算法，并設計了一種多層動態(tài)仲裁算法，其性能優(yōu)于單一的仲裁算法。在分析SDIO主控制器系統(tǒng)功能和體系結(jié)構的基礎上，采用自頂向下(TOP-DOWN)的設計方法，給出了SDIO主控制器的前端設計和驗證方法。該設計以Verilog HDL實現(xiàn)，使用EDA工具進行了邏輯仿真和靜態(tài)時序分析。驗證顯