多核處理器Cache一致性研究與設(shè)計(jì).pdf

1、多核處理器將一個(gè)以上的計(jì)算內(nèi)核集成在一個(gè)處理器中，通過(guò)多個(gè)核心的并行計(jì)算技術(shù)，增強(qiáng)處理器計(jì)算性能。單片多處理器結(jié)構(gòu)（CMP-ChipMultiprocessor）又是該領(lǐng)域中備受關(guān)注的問(wèn)題。本文簡(jiǎn)要論述了CMP的多級(jí)Cache存儲(chǔ)結(jié)構(gòu)，多級(jí)結(jié)構(gòu)引起了Cache一致性問(wèn)題，一致性協(xié)議的選取對(duì)CMP系統(tǒng)的性能有重要影響。使用何種Cache一致性模型以及它的設(shè)計(jì)方案是本文重點(diǎn)研究的內(nèi)容。
　　 本文首先介紹了課題的背景及意義、CMP現(xiàn)

2、狀和Cache一致性協(xié)議現(xiàn)狀，簡(jiǎn)要介紹了CMP的結(jié)構(gòu)、優(yōu)勢(shì)和設(shè)計(jì)的關(guān)鍵問(wèn)題，同時(shí)深入研究了Cache技術(shù)，包括Cache基本結(jié)構(gòu)、工作原理、技術(shù)分析、替換策略、寫(xiě)策略等?，F(xiàn)有的兩種Cache一致性協(xié)議--MESI協(xié)議和Dragon協(xié)議，本文分析了兩種方案的優(yōu)缺點(diǎn)：MESI協(xié)議因其在不同處理器的私有Cache之間傳送數(shù)據(jù)，而導(dǎo)致存取時(shí)間的增加；Dragon協(xié)議更新本地處理器私有Cache中的副本時(shí)，同時(shí)更新含有該副本的其他Cache，增加

3、存取時(shí)間的同時(shí)占用了大量的總線帶寬。在此基礎(chǔ)上本文提出了一種含有SC-Cache（Shared Coherence Cache）的基于寫(xiě)無(wú)效和寫(xiě)回策略的總線監(jiān)聽(tīng)CSC（Coherence with SC-Cache）協(xié)議。與傳統(tǒng)的總線監(jiān)聽(tīng)協(xié)議不同的是，包含共享副本的Cache塊只存在于SC-Cache中，各個(gè)處理器訪問(wèn)SC-Cache對(duì)共享塊進(jìn)行讀寫(xiě)操作。
　　 最后，本文論述了設(shè)計(jì)驗(yàn)證的流程和實(shí)驗(yàn)用到的工具，給出了實(shí)驗(yàn)驗(yàn)證結(jié)果