時(shí)鐘偏差對(duì)時(shí)鐘樹(shù)性能影響及其優(yōu)化技術(shù)研究.pdf

1、隨著集成電路最小特征尺寸不斷地縮小，同步電路的時(shí)鐘樹(shù)設(shè)計(jì)已經(jīng)成為集成電路設(shè)計(jì)中最關(guān)鍵的步驟之一。盡管研究表明時(shí)鐘偏差可以提高電路的性能和穩(wěn)定性，但當(dāng)前的時(shí)鐘樹(shù)設(shè)計(jì)工具仍然以零時(shí)鐘偏差為目標(biāo)。如何有效地利用時(shí)鐘偏差實(shí)現(xiàn)高性能的設(shè)計(jì)，是工程實(shí)踐中一個(gè)亟待解決的重要課題。 本文基于實(shí)驗(yàn)室現(xiàn)有的Astro+PrimeTime時(shí)鐘樹(shù)綜合方案，根據(jù)時(shí)鐘偏差局域性特點(diǎn)，提出時(shí)序裕量均分的算法（TSSA）。并且成功將其嵌入到標(biāo)準(zhǔn)設(shè)計(jì)流程中，提高

2、了電路的性能和穩(wěn)定性。主要研究工作包括： 1．對(duì)Astro中不同偏差約束的時(shí)鐘樹(shù)性能進(jìn)行研究。選取學(xué)術(shù)界經(jīng)典的基準(zhǔn)電路ISCAS89和自主研發(fā)的IP核作為研究用例，在程序運(yùn)行時(shí)間和時(shí)鐘樹(shù)性能方面進(jìn)行比較研究。研究表明以零偏差時(shí)鐘樹(shù)為初始架構(gòu)，再進(jìn)行時(shí)鐘偏差優(yōu)化是目前可行的設(shè)計(jì)方案。 2．根據(jù)時(shí)鐘偏差局域性特點(diǎn)，提出時(shí)序裕量均分的優(yōu)化算法（TSSA）。算法將電路抽象成約束圖G（V，E），節(jié)點(diǎn)集合V對(duì)應(yīng)電路中的觸發(fā)器，有向邊

3、E代表連接兩節(jié)點(diǎn)的組合邏輯路徑。通過(guò)TSSA將關(guān)鍵路徑及其前后級(jí)的時(shí)序裕量進(jìn)行均分，從整體上提高電路的性能和穩(wěn)定性。 3．使用Tcl語(yǔ)言實(shí)現(xiàn)TSSA，并將其嵌入到標(biāo)準(zhǔn)設(shè)計(jì)流程中。在PrimeTime中進(jìn)行靜態(tài)時(shí)序分析及關(guān)鍵時(shí)序路徑局域性參數(shù)的提取。通過(guò)腳本銜接偏差優(yōu)化前后的設(shè)計(jì)步驟，簡(jiǎn)化了設(shè)計(jì)流程，提高了設(shè)計(jì)效率。 與其他時(shí)鐘偏差優(yōu)化算法相比，TSSA充分利用當(dāng)前成熟的零偏差時(shí)鐘樹(shù)綜合工具，對(duì)時(shí)鐘偏差只進(jìn)行局部的調(diào)整。同