時鐘偏差對時鐘樹性能影響及其優(yōu)化技術(shù)研究.pdf

1、隨著集成電路最小特征尺寸不斷地縮小，同步電路的時鐘樹設計已經(jīng)成為集成電路設計中最關(guān)鍵的步驟之一。盡管研究表明時鐘偏差可以提高電路的性能和穩(wěn)定性，但當前的時鐘樹設計工具仍然以零時鐘偏差為目標。如何有效地利用時鐘偏差實現(xiàn)高性能的設計，是工程實踐中一個亟待解決的重要課題。 本文基于實驗室現(xiàn)有的Astro+PrimeTime時鐘樹綜合方案，根據(jù)時鐘偏差局域性特點，提出時序裕量均分的算法（TSSA）。并且成功將其嵌入到標準設計流程中，提高

2、了電路的性能和穩(wěn)定性。主要研究工作包括： 1．對Astro中不同偏差約束的時鐘樹性能進行研究。選取學術(shù)界經(jīng)典的基準電路ISCAS89和自主研發(fā)的IP核作為研究用例，在程序運行時間和時鐘樹性能方面進行比較研究。研究表明以零偏差時鐘樹為初始架構(gòu)，再進行時鐘偏差優(yōu)化是目前可行的設計方案。 2．根據(jù)時鐘偏差局域性特點，提出時序裕量均分的優(yōu)化算法（TSSA）。算法將電路抽象成約束圖G（V，E），節(jié)點集合V對應電路中的觸發(fā)器，有向邊

3、E代表連接兩節(jié)點的組合邏輯路徑。通過TSSA將關(guān)鍵路徑及其前后級的時序裕量進行均分，從整體上提高電路的性能和穩(wěn)定性。 3．使用Tcl語言實現(xiàn)TSSA，并將其嵌入到標準設計流程中。在PrimeTime中進行靜態(tài)時序分析及關(guān)鍵時序路徑局域性參數(shù)的提取。通過腳本銜接偏差優(yōu)化前后的設計步驟，簡化了設計流程，提高了設計效率。 與其他時鐘偏差優(yōu)化算法相比，TSSA充分利用當前成熟的零偏差時鐘樹綜合工具，對時鐘偏差只進行局部的調(diào)整。同