時(shí)鐘樹功耗優(yōu)化技術(shù)與物理實(shí)現(xiàn).pdf

1、隨著智能手機(jī)和可穿戴設(shè)備的普及，電子系統(tǒng)對(duì)續(xù)航能力的要求越來(lái)越高，同時(shí)，由于半導(dǎo)體制造技術(shù)和工藝的不斷進(jìn)步，芯片向高性能、高集成度發(fā)展，這兩方面因素使得功耗問(wèn)題在現(xiàn)代集成電路設(shè)計(jì)中日益突出。另一方面，時(shí)鐘樹功耗在芯片總功耗中所占的比重越來(lái)越大，達(dá)到40％之多。因此，時(shí)鐘樹功耗優(yōu)化對(duì)低功耗設(shè)計(jì)意義重大。而多比特觸發(fā)器(MBFF)能夠有效降低時(shí)鐘樹功耗，并且兼容時(shí)鐘門控技術(shù)，具有很高的研究?jī)r(jià)值。
　　本文以布局后的多比特觸發(fā)器功耗優(yōu)化

2、技術(shù)作為研究重點(diǎn)，避免了綜合過(guò)程中由于物理位置不確定導(dǎo)致的性能退化和繞線擁塞。此技術(shù)能夠最大程度地合并電路中的單比特觸發(fā)器(SBFF)，大幅降低時(shí)鐘樹葉節(jié)點(diǎn)和緩沖器數(shù)量，達(dá)到功耗優(yōu)化的目的。本文以臺(tái)積電CLN65LP工藝的單比特觸發(fā)器為參考，完成了多比特觸發(fā)器單元的定制。為了減小多比特觸發(fā)器在布局后對(duì)芯片時(shí)序的影響，本文設(shè)計(jì)了單元密度約束和時(shí)序裕量約束。在此基礎(chǔ)上，針對(duì)有時(shí)序裕量的情況，利用位置可行域?qū)崿F(xiàn)觸發(fā)器的合并，并改進(jìn)了合并順序。

3、而在時(shí)序裕量不足時(shí)，本文設(shè)計(jì)了一種利用引腳邊界框進(jìn)行觸發(fā)器合并的方法，增大了替換率。在這之后完成了多比特觸發(fā)器的自動(dòng)生成。另外，本文設(shè)計(jì)了由時(shí)序驅(qū)動(dòng)的布局再優(yōu)化技術(shù)，即依據(jù)觸發(fā)器的時(shí)序裕量設(shè)置信號(hào)權(quán)重，改善組合邏輯和時(shí)序邏輯的物理位置，使設(shè)計(jì)時(shí)序、單元密度和繞線擁塞得到進(jìn)一步的優(yōu)化。
　　本文分別以ISCAS89基準(zhǔn)電路和ALTAI商業(yè)芯片作為實(shí)驗(yàn)平臺(tái)進(jìn)行了測(cè)試驗(yàn)證和對(duì)比分析。結(jié)果表明，相較基于單比特觸發(fā)器的傳統(tǒng)后端設(shè)計(jì)方法，本文