低電壓抗工藝波動(dòng)時(shí)鐘樹的設(shè)計(jì)及實(shí)現(xiàn).pdf

1、集成電路和半導(dǎo)體工藝技術(shù)的不斷進(jìn)步，物聯(lián)網(wǎng)時(shí)代的到來(lái)對(duì)芯片的低功耗設(shè)計(jì)提出強(qiáng)烈的需求。降低供電電壓是實(shí)現(xiàn)低功耗設(shè)計(jì)的有效途徑之一，但低電壓下工藝波動(dòng)導(dǎo)致電路延時(shí)的不確定性增加，可靠性明顯變差。時(shí)鐘樹以一個(gè)網(wǎng)絡(luò)的形式廣泛分布在整個(gè)芯片內(nèi)，時(shí)鐘延遲極易受到工藝波動(dòng)的影響。在低電壓設(shè)計(jì)時(shí)需要特別考慮時(shí)鐘樹的可靠性，避免因工藝波動(dòng)引起過(guò)大的時(shí)鐘偏差，進(jìn)而導(dǎo)致電路功能出現(xiàn)故障。
　　在分析工藝波動(dòng)對(duì)低電壓時(shí)鐘樹影響的基礎(chǔ)上，本文設(shè)計(jì)一種適用

2、于低電壓的抗工藝波動(dòng)時(shí)鐘樹，該時(shí)鐘樹設(shè)計(jì)方法主要包括:1）采用寄存器群組優(yōu)化將時(shí)序相關(guān)的寄存器擺放在一起，時(shí)鐘單元集中在它們公共的時(shí)鐘樹路徑上，而工藝波動(dòng)對(duì)時(shí)鐘樹公共路徑上時(shí)鐘單元的影響不會(huì)引起額外的時(shí)鐘偏差;2）設(shè)計(jì)一種適用于低電壓的抗工藝波動(dòng)時(shí)鐘樹拓?fù)浣Y(jié)構(gòu)，使用定制的并列大驅(qū)動(dòng)時(shí)鐘反相器，減少時(shí)鐘樹級(jí)數(shù)和分支，提高時(shí)鐘樹的抗工藝波動(dòng)能力;3）采用先縮后放的策略優(yōu)化時(shí)鐘樹，先縮后放即先將時(shí)鐘單元尺寸調(diào)節(jié)到最大以提高其抗工藝波動(dòng)能力，然

3、后逐步減小部分時(shí)鐘單元的尺寸以減小時(shí)鐘偏差。
　　該低電壓抗工藝波動(dòng)時(shí)鐘樹的設(shè)計(jì)方法，在ISCAS89系列基準(zhǔn)電路、GPS跟蹤模塊電路和嵌入式微處理器電路上分別實(shí)現(xiàn)并進(jìn)行驗(yàn)證。0.6V下HSPICE蒙特卡洛分析的結(jié)果表明，本文的低電壓抗工藝波動(dòng)時(shí)鐘樹設(shè)計(jì)方法，與傳統(tǒng)后端時(shí)鐘樹設(shè)計(jì)方法相比具有明顯優(yōu)勢(shì)，其中，ISCAS89系列基準(zhǔn)電路的時(shí)鐘偏差標(biāo)準(zhǔn)差平均減小41.15％，GPS跟蹤模塊電路的時(shí)鐘偏差標(biāo)準(zhǔn)差減小56.47％，嵌入式微處