低電壓下納米SRAM的研究和設(shè)計.pdf

1、隨著半導(dǎo)體工藝尺寸縮小到納米數(shù)量級，芯片的集成度和晶體管的工作速度都得到了顯著地提高，但也導(dǎo)致其功耗的劇增，而手機等移動設(shè)備的使用對低功耗有迫切的需求。降低電源電壓是一種有效的辦法，但是隨著電源電壓的降低，會影響SRAM的讀寫能力，因此低電壓下SRAM的研究是非常重要的。
　　本文以提高SRAM在低電壓下的工作性能作為主要目標(biāo)，通過研究40nm SRAM的各個模塊結(jié)構(gòu)，并詳細分析了低電壓對SRAM的影響，并介紹了常用的幾種讀寫輔助

2、電路的設(shè)計及其優(yōu)缺點?；谪撐痪€電壓的方法在寫輔助電路中輔助效果好，副作用小等因素成為本文主要的研究對象。傳統(tǒng)負位線電路是應(yīng)用電容耦合原理產(chǎn)生負電壓。因此，隨著電源電壓的升高，產(chǎn)生的負電壓的絕對值越大。這樣就會產(chǎn)生如下的副作用，比如將錯誤的數(shù)據(jù)寫入到存儲單元內(nèi)部，并且降低傳輸管柵氧層的可靠性。本文中提出一種新型的預(yù)放電的負位線電壓電路可以解決傳統(tǒng)負位線電壓的問題。在高電源電壓的情況下，通過減少產(chǎn)生負電壓的電容兩端的電壓差，得到的負電壓的

3、絕對值比傳統(tǒng)負位線電路產(chǎn)生負電壓的絕對值要小，然而在低電壓下不會影響產(chǎn)生的負電壓的大小。同時我們還采用了追蹤機制有效的控制產(chǎn)生負電壓的時間，并利用電路共享策略對面積和功耗進行優(yōu)化。
　　本課題最終采用TSMC40nm工藝庫進行驗證，得到的結(jié)果顯示，本電路提高SRAM在低電壓下的寫能力，最低工作電壓可以降到0.6V，并將產(chǎn)生的負位線電壓控制在一個合理的范圍內(nèi)，使得晶體管的使用壽命增加，產(chǎn)品的良率明顯提升，在高電源電壓下，功耗相對于傳