基于數(shù)據(jù)保持電壓的低功耗SRAM設(shè)計(jì).pdf

1、靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)因其快速存取，高可靠性及其與邏輯電路的兼容性在目前的系統(tǒng)級(jí)芯片(SOC)中占據(jù)了非常重要的位置。隨著工藝的不斷進(jìn)步，SRAM的面積及功耗在SOC設(shè)備中所占的比例變得越來(lái)越大。因此，高速低功耗SRAM設(shè)計(jì)已經(jīng)引起了廣泛的關(guān)注。當(dāng)工藝尺寸降低至90nm以后，漏電流急劇增大，靜態(tài)功耗成為總功耗中相當(dāng)大的一部分。
　　 本文分析比較了目前業(yè)界常用的幾種降低SRAM漏電流的方法，并在此基礎(chǔ)上提出了基于數(shù)據(jù)保持電壓

2、(DRV)的低功耗SRAM設(shè)計(jì)。DRV是指空閑狀態(tài)下存儲(chǔ)器中保持?jǐn)?shù)據(jù)的最小電壓，將電源電壓降低至DRV不僅可以有效地降低漏電流還可以保證數(shù)據(jù)的穩(wěn)定性。
　　 為了避免由防護(hù)電壓引起的功耗損失，本文提出了一種用于監(jiān)測(cè)SRAM存儲(chǔ)陣列中DRV的反饋系統(tǒng)，盡可能地逼近SRAM的實(shí)際失效電壓，最大程度地降低靜態(tài)功耗。它采用與SRAM存儲(chǔ)單元相同的模擬單元，通過(guò)模擬其數(shù)據(jù)翻轉(zhuǎn)特性得到對(duì)應(yīng)的電源電壓。根據(jù)DRV與襯底偏壓及源極電壓之間的關(guān)系

3、，我們?cè)黾恿丝刂七x項(xiàng)以調(diào)節(jié)DRV分布，從而可以在漏電流功耗與系統(tǒng)的可靠性之間進(jìn)行折中選擇。將該反饋系統(tǒng)應(yīng)用于一個(gè)容量為512Kb的SRAM，該SRAM通過(guò)X、Y、Z譯碼電路將存儲(chǔ)陣列進(jìn)行分塊布局，并結(jié)合層次化字線與位線技術(shù)降低其動(dòng)態(tài)功耗。電壓選擇電路在bank級(jí)層次上實(shí)現(xiàn)，它可以將多數(shù)未選中的存儲(chǔ)單元轉(zhuǎn)入低功耗模式以降低漏電流。
　　 在UMC55nm CMOS工藝基礎(chǔ)上進(jìn)行的仿真驗(yàn)證數(shù)據(jù)表明，相對(duì)于傳統(tǒng)結(jié)構(gòu)，該技術(shù)可以降低65