采用功率門控技術(shù)的靜態(tài)低功耗SRAM設(shè)計.pdf

1、隨著SOC技術(shù)的發(fā)展，電池供電的便攜式電子產(chǎn)品得到了廣泛應(yīng)用。便攜式電子產(chǎn)品應(yīng)用功能的日益增多，導(dǎo)致SRAM存儲器所占的芯片面積越來越大。器件特征尺寸的減少，使得靜態(tài)功耗在電路總功耗中所占比例越來越大，芯片功耗的大小直接影響到電池的使用時間，因此，研究 SRAM低功耗技術(shù)具有很強的現(xiàn)實意義。
　　本文首先分析了CMOS電路的功耗來源和SRAM存儲器的工作原理，然后采用SMIC130nm工藝，設(shè)計出了一個上拉比q為2/3、下拉比r為

2、3/2的六管SRAM存儲單元，并以此為基礎(chǔ)設(shè)計出了一個數(shù)據(jù)端口為16位的、常規(guī)8K位的SRAM存儲器。
　　鑒于130nm工藝下SRAM靜態(tài)功耗主要來源于亞閾值漏電，且存儲器的I/O端口為16個，本設(shè)計將同一行中相鄰的每16個單元組成一個塊，采用行地址與列地址譯碼信號共同控制門控管的功率門控技術(shù)，對每個塊都進行門控，存儲器每進行一次讀或者寫操作，只開啟相應(yīng)地址的一個塊，沒被選中的塊都處于休眠狀態(tài)，以此來最大程度的降低SRAM的靜態(tài)

3、功耗。然后根據(jù)塊，設(shè)計出一個數(shù)據(jù)端口為16位的、存儲容量為8K位的靜態(tài)低功耗SRAM存儲器，并畫出了一個SRAM存儲單元和一個塊的版圖，通過了DRC和LVS驗證。
　　為了驗證設(shè)計功能的正確性并與常規(guī)8K位SRAM存儲器進行靜態(tài)功耗比較，分別用軟件Nanosim和Hspice進行了仿真。仿真結(jié)果表明：在時鐘頻率為100MHZ下的數(shù)據(jù)訪問時間約為0.99ns，存儲器靜態(tài)電流約為7.9μA，靜態(tài)功耗約為9.5μW，相比常規(guī)設(shè)計下的8K