低電壓SRAM存儲單元及靈敏放大器設(shè)計(jì).pdf

1、移動互聯(lián)網(wǎng)、物聯(lián)網(wǎng)等應(yīng)用技術(shù)的快速發(fā)展，對SoC系統(tǒng)的性能和功耗提出了越來越嚴(yán)格的要求。嵌入式SRAM是SoC處理器的關(guān)鍵模塊之一，為了降低SoC的功耗，低電壓SRAM設(shè)計(jì)成為業(yè)界的研究熱點(diǎn)。低電壓SRAM的設(shè)計(jì)難點(diǎn)主要有:(1)低電壓下，SRAM讀寫性能急劇下降;(2)低電壓SRAM受工藝變化影響增加，導(dǎo)致SRAM穩(wěn)定性降低。
　　本文的主要工作包括:(1)總結(jié)和比較了傳統(tǒng)SRAM存儲單元和靈敏放大器SA設(shè)計(jì)。綜合考慮面積、性能

2、和穩(wěn)定性等指標(biāo)，8管存儲單元結(jié)合外圍輔助電路更適合低電壓SRAM設(shè)計(jì);相比于電流型和電荷傳輸型SA，電壓型SA原理上更適合低電壓SRAM設(shè)計(jì)。(2)提出了一種基于反饋環(huán)切斷機(jī)制的8管存儲單元及存儲陣列架構(gòu)，相比于傳統(tǒng)8管存儲單元，寫噪聲容限增加了44.3％。(3)提出了一種單端轉(zhuǎn)雙端的靈敏放大器SA設(shè)計(jì)方案，并實(shí)現(xiàn)了基于電流補(bǔ)償機(jī)制的SA失調(diào)電壓數(shù)字校準(zhǔn)方法。本文數(shù)字校準(zhǔn)技術(shù)能夠有效抑制SA失調(diào)電壓變化:電源電壓為1.1V時(shí)，失調(diào)電壓變

3、化減少了21.8％;0.6V時(shí)，失調(diào)電壓變化減少了43.8％。在0.6V，SS，125℃的極端情況下，單端SA綜合性能提高了19.1％。
　　基于SMIC40nm LL CMOS工藝，本文完成了一款32Kbits的低電壓SRAM設(shè)計(jì)。后仿真結(jié)果表明:電源電壓為1.1V時(shí)，SRAM性能達(dá)到1GHz;0.6V時(shí)，SRAM性能達(dá)到125MHz以上。0.6V，TT，25℃時(shí)，本文SRAM讀寫平均功耗為2.91pJ，靜態(tài)泄漏電流為0.42μ