低電壓時鐘樹結(jié)構(gòu)的研究與實現(xiàn).pdf

1、當(dāng)芯片工作電壓降低時，電路的性能將受到挑戰(zhàn)。由于電路所提供電流的能力與閾值電壓密切相關(guān)，當(dāng)電壓降至近閾值甚至低閾值時，由工藝偏差帶來的閾值電壓抖動將成為影響電路性能的主要因素。
　　本文提出了一種低電壓下抗工藝偏差的時鐘樹設(shè)計方法，主要分為三個部分:1）Pre-CTS布局優(yōu)化;2）抗工藝偏差的時鐘樹結(jié)構(gòu)設(shè)計;3）抗工藝偏差的時鐘樹結(jié)構(gòu)優(yōu)化。在Pre-CTS布局優(yōu)化中，通過將寄存器分組，減少時鐘樹的分支;在抗工藝偏差的時鐘樹結(jié)構(gòu)設(shè)計

2、中，通過選取不同閾值的器件，并減少分支，提升時鐘網(wǎng)絡(luò)抗工藝偏差的能力;在優(yōu)化階段，采用“單向調(diào)整”的方法，通過降低最短時鐘路徑所用的緩沖單元的尺寸，優(yōu)化時鐘偏差。
　　本文設(shè)計的低電壓下抗工藝偏差的時鐘樹結(jié)構(gòu)，在GPS跟蹤通路與嵌入式CPU電路中實現(xiàn)并驗證。驗證結(jié)果表明，本文設(shè)計的時鐘樹在常電壓下與EDA工具設(shè)計的時鐘樹性能保持一致，低電壓下GPS跟蹤通路抗工藝偏差能力優(yōu)化45.5％，嵌入式CPU電路抗工藝偏差能力優(yōu)化40.96％