處理器cache擴(kuò)展數(shù)據(jù)集在FPGA的實(shí)現(xiàn).pdf

1、當(dāng)今的芯片制造技術(shù)，65nm的工藝已經(jīng)廣泛應(yīng)用于CPU的設(shè)計(jì)制造中，隨著Intel公司45nm工藝的發(fā)布，芯片制造又進(jìn)入了一個(gè)新的時(shí)代。并且CPU由單核處理器逐漸演變成今天的雙核，甚至四核。 雖然工藝達(dá)到了45nm，雖然CPU可以在一片芯片上完成以前四個(gè)處理器的并行功能，但在提高工藝與增加處理單元的同時(shí)，CPU的速度已經(jīng)基本達(dá)到瓶頸。對(duì)于一片CPU，不可能無限提高布線的工藝，不可能無限增加CPU的處理單元，所以必須要開發(fā)出新的思

2、路解決CPU加速的問題。近年來，很多研究機(jī)構(gòu)提出硬件加速電路與處理器可重構(gòu)的思想，利用硬件運(yùn)行速度快的優(yōu)勢完成以往由軟件完成的工作。也就是說，在CPU處理的同時(shí)，通過單獨(dú)的硬件加速電路協(xié)助完成處理，達(dá)到加速的目的?？芍貥?gòu)，也就是在加速的過程中不斷對(duì)可重配置的硬件重新燒寫，以達(dá)到適合運(yùn)行更多程序的目的。想要實(shí)現(xiàn)硬件加速電路——作為配合CPU處理單元的重要組成部分，cache訪問技術(shù)又成為制約其速度快慢的關(guān)鍵部分，而cache與內(nèi)存(SDR

3、AM)的通信方式可以直接導(dǎo)致訪問速度的不同。本文從硬件加速電路中實(shí)現(xiàn)的cache入手，提出一種全新的cache實(shí)現(xiàn)方式，以便對(duì)將來硬件加速和可重構(gòu)邏輯的實(shí)現(xiàn)提供一個(gè)更快、更高效的訪問模式。本文的主要內(nèi)容包括： 首先通過FPGA實(shí)現(xiàn)了cache陣列——利用Xilinx公司提供的開發(fā)工具實(shí)現(xiàn)cache，來模擬出CPU中的高速緩存。 第三章論述了如何通過FPGA實(shí)現(xiàn)DDR2控制單元，DDR2控制單元作為cache的重要組成部分

4、對(duì)整個(gè)系統(tǒng)的實(shí)現(xiàn)起到至關(guān)重要的作用。再接下來是如何將傳統(tǒng)的軟件語言轉(zhuǎn)換成硬件描述語言，以及軟件語言和硬件描述語言在實(shí)現(xiàn)、運(yùn)行效率等方面的區(qū)別。將這種轉(zhuǎn)換作為驗(yàn)證FPGA實(shí)現(xiàn)cache的一種手段，主要實(shí)現(xiàn)的是Laplace方程的C語言向VHDL語言的轉(zhuǎn)化。 第五章，把以上幾部分的實(shí)現(xiàn)進(jìn)行聯(lián)合調(diào)試，其中提出了一些新的思路，能夠極大的提高傳輸數(shù)據(jù)的效率。 第六章，作為實(shí)現(xiàn)后的數(shù)據(jù)測試，從直觀的角度對(duì)比了同樣的算法在軟件中運(yùn)行和

5、進(jìn)行硬件加速后執(zhí)行的效率，并且對(duì)FPGA實(shí)現(xiàn)的cache進(jìn)行了測試，以便更好的得出硬件加速的優(yōu)勢所在。 第七章是對(duì)論文的一個(gè)總結(jié)，以及硬件加速電路在將來的應(yīng)用前景。本論文的主要結(jié)論如下： 1)FPGA作為硬件加速電路的一個(gè)重要組成部分，能夠完成對(duì)CPU的加速，并且FPGA中強(qiáng)大的IP核可以提供一個(gè)有效的手段進(jìn)行隨心所欲的配置。 2)通過Laplace方程的在FPGA上的實(shí)現(xiàn)，可以清晰的對(duì)比出硬件語言在運(yùn)行上的優(yōu)勢