高速FFT及可編程分頻器芯片設(shè)計(jì)研究.pdf

1、數(shù)字集成電路設(shè)計(jì)分為半定制(semi-custom)設(shè)計(jì)和全定制(full-custom)設(shè)計(jì)。當(dāng)設(shè)計(jì)電路規(guī)模比較小時(shí)，可采用全定制方法以獲得更好的性能和更低的功耗，但是隨著集成電路設(shè)計(jì)的發(fā)展，電路規(guī)模的不斷擴(kuò)大，半定制設(shè)計(jì)能更好的縮短設(shè)計(jì)周期和降低成本。本文分別介紹了基于標(biāo)準(zhǔn)單元庫(kù)的高速FFT芯片的半定制設(shè)計(jì)和應(yīng)用于WLAN 802.11a的可編程分頻器的全定制設(shè)計(jì)。 本文針對(duì)1024點(diǎn)FFT運(yùn)算，數(shù)據(jù)均采用IEEE754標(biāo)準(zhǔn)

2、單精度浮點(diǎn)格式來(lái)提高運(yùn)算精度。在蝶形運(yùn)算單元的設(shè)計(jì)中，將復(fù)數(shù)蝶形運(yùn)算拆分成實(shí)數(shù)加減法以及乘法運(yùn)算，設(shè)計(jì)實(shí)現(xiàn)流水線結(jié)構(gòu)蝶形單元，提高了系統(tǒng)的工作頻率。整個(gè)系統(tǒng)的運(yùn)算采用改進(jìn)結(jié)構(gòu)的FFT流圖，從而降低了尋址的復(fù)雜度。并利用三角函數(shù)關(guān)系，提出了新的旋轉(zhuǎn)因子存儲(chǔ)方案，降低ROM規(guī)模，相比于傳統(tǒng)設(shè)計(jì)，可以將ROM面積降低約75％。 電路設(shè)計(jì)采用基于TSMC 0.18μm CMOS工藝的標(biāo)準(zhǔn)單元庫(kù)的半定制方法。完成RTL級(jí)編碼后，進(jìn)行邏輯綜

3、合和自動(dòng)布局布線。邏輯綜合和版圖綜合后的報(bào)告顯示，該處理器的工作頻率可以達(dá)到167MHz，完成一次1024點(diǎn)FFT運(yùn)算僅需37.7μs，芯片核面積為10.387 mm<'2>，整個(gè)芯片的面積為17.59769mm<'2>，芯片利用率為23.3675％，芯片功耗約為1.4W。 本文還對(duì)數(shù)字集成電路的全定制設(shè)計(jì)進(jìn)行了研究，采用Jazz 0.18μm CMOS工藝完成了應(yīng)用于802.11a的PLL頻率綜合器中的可編程分頻器的全定制設(shè)計(jì)