一種由被測(cè)電路自己施加測(cè)試矢量的BIST方法研究.pdf

1、集成電路(Integrated Circuit，IC)測(cè)試開銷很高的原因，一方面是因?yàn)榇蠖鄶?shù)IC本身就非常復(fù)雜；另一方面是由于IC設(shè)計(jì)人員往往只對(duì)lC的功能需求感興趣，沒有對(duì)IC的可測(cè)性給予足夠的重視。因此，IC生產(chǎn)出來以后常常很難被測(cè)試，需要使用十分昂貴的測(cè)試儀和很長的測(cè)試時(shí)間。解決測(cè)試問題的一個(gè)好辦法是使用可測(cè)性設(shè)計(jì)(Design forTestability，DFT)，即在對(duì)IC進(jìn)行設(shè)計(jì)的同時(shí)就考慮對(duì)它的測(cè)試問題，使得IC生產(chǎn)出來

2、以后比較容易地被測(cè)試。內(nèi)建自測(cè)試(Build-In Self-Test，BIST)就是一種重要和常用的可測(cè)性設(shè)計(jì)技術(shù)。 BIST方案的關(guān)鍵在于測(cè)試矢量生成器(Test-Pattern Generator，TPG)的設(shè)計(jì)。兩種典型的TPG分別是基于線性反饋移位寄存器(Linear Feedback Shift Register，LFSR)的偽隨機(jī)TPG和基于只讀存儲(chǔ)器(Read Only Memory，ROM)的儲(chǔ)存式TPG。這兩

3、種方式各有優(yōu)缺點(diǎn)，因此經(jīng)常被結(jié)合起來使用。 本文在闡述了數(shù)字電路測(cè)試基本理論以及可測(cè)性設(shè)計(jì)的常見策略的基礎(chǔ)上，針對(duì)當(dāng)前BIST方案中存在的問題，提出了一種由被測(cè)電路自己施加測(cè)試矢量(簡(jiǎn)稱TPAC)的BIST方法。該方法適用于組合電路以及全掃描結(jié)構(gòu)下的時(shí)序電路。在TPAC中，被測(cè)電路不僅僅被看作測(cè)試的對(duì)象，同時(shí)也是一種可利用的資源。通過將被測(cè)電路中的一些內(nèi)部節(jié)點(diǎn)“反饋”連接到被測(cè)電路的原始輸入端，該方法可以實(shí)現(xiàn)由被測(cè)電路自己生成并

4、施加測(cè)試矢量，從而提高BIST的性能。這種利用反饋進(jìn)行測(cè)試生成的策略也是TPAC方法與其他BIST方法主要的不同之處。 本文詳細(xì)說明了TPAC方法的基本思想并介紹了在測(cè)試矢量生成，測(cè)試施加以及測(cè)試響應(yīng)分析各個(gè)測(cè)試階段與傳統(tǒng)BIST方法的異同。針對(duì)不同的測(cè)試矢量集，本文提出了三種不同的TPAC實(shí)施策略：完全反饋，分組完全反饋以及一般反饋。此外，為了便于算法實(shí)現(xiàn)，本文還給出了TPAC方法的數(shù)學(xué)描述。用ISCAS85電路和MinTes