嵌入式處理器中高速緩存的研究與設(shè)計(jì).pdf

1、本文對(duì)嵌入式處理器中的高速緩存（Cache）進(jìn)行了研究與設(shè)計(jì)。微處理器設(shè)計(jì)的難題之一就在于其高性能與外存儲(chǔ)器的低讀取速度極不相配，這在很大程度上限制了微處理器的性能及效率。盡管有多種解決方案解決該問(wèn)題，但在微處理器中片上Cache是目前被廣泛應(yīng)用的一種有效方法，因此設(shè)計(jì)高性能的Cache電路至關(guān)重要。 本文對(duì)Cache設(shè)計(jì)的主要目的是根據(jù)課題設(shè)計(jì)要求的設(shè)計(jì)參數(shù)，實(shí)現(xiàn)Cache的基本功能，在此基礎(chǔ)上，使所設(shè)計(jì)的Cache性能盡可能

2、得到提高。本文在充分理解Cache結(jié)構(gòu)特點(diǎn)的前提下，對(duì)Cache進(jìn)行了詳細(xì)結(jié)構(gòu)設(shè)計(jì)，分別設(shè)計(jì)了16KB的I-Cache以及8KB的D-Cache；并且采用了32路組關(guān)聯(lián)的CAM-RAM結(jié)構(gòu)來(lái)實(shí)現(xiàn)Cache的輪詢操作的查詢機(jī)制；采用了寫回操作的方法實(shí)現(xiàn)Cache的寫策略，使用了每個(gè)Cacheline用兩個(gè)dirty位的方法來(lái)進(jìn)行標(biāo)記：本文主要對(duì)Cache的數(shù)據(jù)通路進(jìn)行全定制的電路設(shè)計(jì)，詳細(xì)研究分析了其中關(guān)鍵電路的設(shè)計(jì)思路，并對(duì)部分電路進(jìn)行

3、Hspice的仿真，以驗(yàn)證該電路是否符合設(shè)計(jì)的目的：使用SimpleScalar軟件對(duì)Cache進(jìn)行性能評(píng)估，配置合適的設(shè)計(jì)參數(shù)，對(duì)所設(shè)計(jì)的Cache進(jìn)行性能上的仿真，最后得到所設(shè)計(jì)的Cache的性能符合項(xiàng)目要求的結(jié)果；將Cache的數(shù)據(jù)通路進(jìn)行RTL描述，并將描述的結(jié)果與Cache的狀態(tài)遷移結(jié)合在一起進(jìn)行功能仿真，驗(yàn)證了所設(shè)計(jì)的Cache功能的正確性。本文完成了Cache的設(shè)計(jì)以及功能、性能仿真，仿真結(jié)果表明，所完成的設(shè)計(jì)與預(yù)定目標(biāo)一