高性能專(zhuān)用FPGA算術(shù)部件的研究與設(shè)計(jì).pdf

1、本文的創(chuàng)新之處：針對(duì)FPGA豐富的硬件資源以及VerilogHDL硬件描述語(yǔ)言編程實(shí)現(xiàn)的簡(jiǎn)易性，設(shè)計(jì)實(shí)現(xiàn)了高性能的基于FPGA的算術(shù)部件。主要是對(duì)應(yīng)用于控制芯片中的基于FPGA的傳統(tǒng)算術(shù)部件的設(shè)計(jì)算法和電路結(jié)構(gòu)的改進(jìn)，提高了加法、乘法和除法以及浮點(diǎn)加法算術(shù)部件的性能，在一定程度上提高了控制芯片的性能。 基于現(xiàn)場(chǎng)可編程門(mén)陣列(簡(jiǎn)稱(chēng)FPGA)算術(shù)部件的設(shè)計(jì)可以根據(jù)控制芯片的實(shí)時(shí)要求，對(duì)控制芯片中使用的現(xiàn)有FPGA算術(shù)部件進(jìn)行改進(jìn)，在

2、占用資源少量增加的基礎(chǔ)上，獲得速度上的提高。最終通過(guò)提高基于FPGA的算術(shù)部件的性能，提高整個(gè)控制芯片甚至控制系統(tǒng)的性能。 首先，對(duì)基于FPGA的加法器的改進(jìn)工作：結(jié)合了當(dāng)前性能較優(yōu)的進(jìn)位選擇算法和超前進(jìn)位算法的優(yōu)缺點(diǎn)，通過(guò)將計(jì)算數(shù)據(jù)進(jìn)行分組，采用組內(nèi)超前計(jì)算，組間進(jìn)位選擇的方案對(duì)傳統(tǒng)超前進(jìn)位加法器進(jìn)行改進(jìn)，并且組內(nèi)還使用了流水線(xiàn)技術(shù)，來(lái)進(jìn)一步提高加法器的計(jì)算速度。 其次，對(duì)基于FPGA的乘法器的改進(jìn)工作：求部分積算法上

3、，采用了改進(jìn)Booth算法，來(lái)減少部分積的數(shù)目；在部分積的壓縮上，使用了5-2壓縮器對(duì)傳統(tǒng)的4-2壓縮樹(shù)結(jié)構(gòu)進(jìn)行了改進(jìn). 再次，對(duì)基于FPGA的除法器的改進(jìn)設(shè)計(jì)：設(shè)計(jì)實(shí)現(xiàn)了32位Radix-16 SRT除法器，在該除法器中，因每次循環(huán)都會(huì)得到4位商位，減少了商位計(jì)算的循環(huán)次數(shù)。另外，在VerilogHDL編碼實(shí)現(xiàn)時(shí)預(yù)先計(jì)算出奇數(shù)倍的除數(shù)，而不是現(xiàn)用現(xiàn)計(jì)算，減少計(jì)算過(guò)程中的冗余。 最后，浮點(diǎn)部件的設(shè)計(jì)，主要對(duì)基于FPGA的