基于性能方程的CMOS模擬電路自動優(yōu)化技術研究.pdf

1、模擬集成電路自動優(yōu)化可分為基于仿真和基于性能方程的兩種技術。基于仿真的方法利用SPICE系列的電路仿真器在每個迭代點上對電路進行仿真，故其具有設計精度高的優(yōu)點。但由于每次迭代都需要調用仿真器，要耗費大量的CPU時間，此外，此方法無法為設計者提供直觀的性能方程。基于性能方程的方法根據一組電路性能方程，在每個迭代點上計算這組性能方程的值，因此其具有速度快的優(yōu)點；但在性能方程獲取時會對器件模型、電路模型以及方程進行一些簡化操作，使得電路的性能

2、方程精度不夠高，故基于性能方程的方法存在著設計精度較差的缺點?；谏鲜鲈?，本文將重點研究基于性能方程的自動優(yōu)化技術，在保持自身優(yōu)勢的同時，能有效地提高設計精度。 基于性能方程的自動優(yōu)化技術主要由自動建模和性能尋優(yōu)兩個部分組成，本文在這兩個層面上展開研究工作：(1)采用行列式冗余量消除算法，減少導納矩陣中元素的數(shù)目，從而減少電路性能方程的項數(shù)，提高方程的致密度，在保持性能方程精度的同時，有效地減少尋優(yōu)時間，提高優(yōu)化設計的效率。(

3、2)在基于時間—常數(shù)矩陣的零極點提取技術基礎上，提出了增益—零/極點分離的逼近技術，在減少電路性能符號性能方程復雜度的同時，保持較高的模型精度。接著針對性能尋優(yōu)，提出了基于小生境的自適應遺傳算法，旨在增強算法的全局搜索能力和收斂速度，并通過一系列的測試函數(shù)實驗來驗證改進算法的有效性，從而解決模擬電路的性能尋優(yōu)中的早熟和收斂問題。最后，在上述工作的基礎上，將自動符號建模和遺傳尋優(yōu)技術編程為工具包，形成了采用符號性能方程評估電路性能、以改進

4、遺傳算法作為搜索算法的自動優(yōu)化解決方案。 本文采用上述技術優(yōu)化設計了增益增強型運放和帶隙基準電壓源。仿真結果表明：基于0.18μmCMOS工藝，運放的開環(huán)增益、單位增益帶寬積、相位裕度和0.2％建立時間經優(yōu)化設計后，與優(yōu)化前相比，分別提高了：1.11％(91dB)、6.7％(1.75GHz)、1.23％(57.5°)和15.3％(1.27ns)。在0.25 μm CMOS工藝下，基準電壓源經過優(yōu)化設計后，其電源抑制比的仿真結果為