低介電常數(shù)FSG膜在深亞微米超大規(guī)模集成電路中的開發(fā)和應(yīng)用.pdf

1、低介電常數(shù)介質(zhì)材料的研究和開發(fā)是適應(yīng)集成電路微型化、高速度、低功耗、高集成度發(fā)展要求的必然選擇。氟摻雜的氧化硅玻璃(FSG)作為低介電常數(shù)材料的一種，它的制備工藝、結(jié)構(gòu)和性能更接近二氧化硅，足以滿足O．18微米甚至O．13微米集成電路的要求；但由于FSG的密度較二氧化硅小，膜中的F離子可能對金屬及barrier層有物理或化學(xué)作用，嚴(yán)重影響到器件性能甚至導(dǎo)致器件失效。因此，研究開發(fā)FSG薄膜，使其滿足集成電路實際生產(chǎn)工藝的要求具有非常重要

2、的意義。 本論文采用HDPCVD的方法制備了低介電常數(shù)的FSG膜，并研究和解決了FSG膜在工藝集成的開發(fā)和應(yīng)用過程中存在的實際問題，使其成功地應(yīng)用在O．18微米超大規(guī)模集成電路制造中： 根據(jù)器件對FSG膜的要求，首先研究開發(fā)了在單項工藝性能參數(shù)上符合要求的FSG膜；然后通過DOE(實驗設(shè)計)方法，優(yōu)化和調(diào)整工藝參數(shù)(如氣體流量、氣壓等)，研究各參數(shù)對工藝性能的影響，使其具有工藝穩(wěn)定和可靠等特點，以滿足大生產(chǎn)的要求；

3、 針對工藝集成過程中存在的FSG膜對金屬的削蝕(Clipping)問題，分析其產(chǎn)生的可能原因，加強了liner層對金屬的保護作用，完全避免了FSG膜對金屬的削蝕問題； 針對FSG膜淀積后，A1Cu層底部的TiN／Ti層與絕緣膜層會出現(xiàn)黏附不良或脫離(Peeling)的現(xiàn)象，論文分析了產(chǎn)生的原因，選擇在CMP后使用SRO層作為自由F．的隔離阻擋層，最終在產(chǎn)品上消除了Peeling現(xiàn)象，使產(chǎn)品具有合格的電學(xué)性能，并且滿足老化實驗所