基于FPGA的以太網(wǎng)流量發(fā)生器的設計與實現(xiàn).pdf_第1頁
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文檔簡介

1、為了對慕尼黑工業(yè)大學集成系統(tǒng)教席所開發(fā)的網(wǎng)絡處理器原型平臺進行測試，需要采用一個以太網(wǎng)數(shù)據(jù)包發(fā)生器來產(chǎn)生測試激勵。由于現(xiàn)有的軟件發(fā)生器只能提供大約10Mbps-100Mbps的速率，而被測試的網(wǎng)絡處理器可以處理1Gbps的數(shù)據(jù)，故需要開發(fā)一個基于硬件的發(fā)生器。 本設計采用一種得到業(yè)界廣泛使用的以太網(wǎng)數(shù)據(jù)包捕獲文件格式-pcap格式。數(shù)據(jù)包發(fā)生器所要生成的數(shù)據(jù)包將來源于對pcap文件的提取。 除了硬件，本設計還需要一個軟件

2、來與之協(xié)同工作。軟件的功能在于對數(shù)據(jù)包進行分析與處理，將數(shù)據(jù)轉換成適合硬件的格式，然后再把它們通過PCI接口發(fā)送到FPGA開發(fā)板上的DDR SDRAM中。 完成之后，數(shù)據(jù)包就會基于存在內存中的內容并保持原有的時間間隔生成出來。此外，在這之前，集成系統(tǒng)教席已經(jīng)開發(fā)了一個能通過輸入一定的參數(shù)來生成數(shù)據(jù)包的發(fā)生器。為了更好地對網(wǎng)絡處理器進行測試，此種以太網(wǎng)數(shù)據(jù)包發(fā)生器也將集成到本設計中。 本設計的硬件平臺采用的是Avnet X

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