納米CMOS集成電路單粒子多瞬態(tài)效應(yīng)及其抑制.pdf

1、伴隨著我國(guó)航天工業(yè)和航天活動(dòng)的不斷成長(zhǎng)，抗輻照集成電路相關(guān)研究經(jīng)歷了從無(wú)到有，從弱到強(qiáng)的發(fā)展歷程，空間輻射效應(yīng)以及集成電路抗輻照設(shè)計(jì)已成為學(xué)術(shù)界和工業(yè)界的研究熱點(diǎn)和難點(diǎn)。近年來(lái)，航天應(yīng)用不斷向高精尖邁進(jìn)，其對(duì)數(shù)據(jù)、圖像處理的需求急劇增長(zhǎng)，這使得航天應(yīng)用中采用先進(jìn)納米工藝成為必然。然而，納米尺度下，器件集成密度急劇上升，電路工作頻率上升，電路工作電壓下降，使得單粒子瞬態(tài)（SET）的產(chǎn)生與傳播變得更加復(fù)雜，單粒子多瞬態(tài)（SEMT）成為SET

2、的常態(tài)，軟錯(cuò)誤（SER）發(fā)生的概率明顯上升。
　　本文著眼于單粒子多瞬態(tài)（SEMT）研究，基于“SEMT產(chǎn)生與傳播機(jī)理SEMT實(shí)驗(yàn)表征SEMT抑制”這條主線，對(duì)納米集成電路中單粒子多瞬態(tài)進(jìn)行了多角度揭示，主要表現(xiàn)如下四個(gè)方面：
　?。?）研究了同一路徑上單粒子多瞬態(tài)脈沖的相互作用，發(fā)現(xiàn)納米工藝下同一路徑上多個(gè)晶體管可能產(chǎn)生2個(gè)以上的隱式單粒子瞬態(tài)脈沖，這些脈沖存在相互疊加的現(xiàn)象，進(jìn)而誘發(fā)單粒子瞬態(tài)脈沖壓縮（PQ）效應(yīng)和單粒子

3、瞬態(tài)脈沖窄后寬（PBAN）效應(yīng)。不同工藝節(jié)點(diǎn)的 Geant4模擬表明，工藝尺寸的縮減使得 PQ和PBAN效應(yīng)的發(fā)生概率持續(xù)增加；而在22納米工藝節(jié)點(diǎn)下，同一路徑上離輸入最近的晶體管上產(chǎn)生的SET有>60％的概率發(fā)生脈沖PQ效應(yīng)，且這些被壓縮的SET又有>30%的概率再次被展寬。
　?。?）研究了時(shí)序邏輯中非存儲(chǔ)節(jié)點(diǎn)上單粒子多瞬態(tài)脈沖產(chǎn)生規(guī)律，發(fā)現(xiàn)了納米工藝下觸發(fā)器數(shù)據(jù)輸入和時(shí)鐘輸入上產(chǎn)生的單粒子雙瞬態(tài)誘發(fā)單粒子翻轉(zhuǎn)機(jī)制。所設(shè)計(jì)的6

4、5nm雙阱工藝測(cè)試芯片相關(guān)重離子實(shí)驗(yàn)結(jié)果不僅證實(shí)了該機(jī)制的存在，還首次表明了65nm工藝節(jié)點(diǎn)下該新型機(jī)制對(duì)單粒子翻轉(zhuǎn)的貢獻(xiàn)可能超過(guò)10%。同時(shí)，不同工藝尺寸的模擬表明，工藝尺寸的縮減使得SEMT誘發(fā)翻轉(zhuǎn)所需的能量閾值降低。
　?。?）研究了組合邏輯中通用單粒子多瞬態(tài)的測(cè)試方法，發(fā)現(xiàn)基于標(biāo)準(zhǔn)單元中任意單元構(gòu)成縱向鏈陣列可以較好地實(shí)現(xiàn)組合邏輯中SEMT的產(chǎn)生，而將傳統(tǒng)SET脈沖測(cè)量電路進(jìn)行組合設(shè)計(jì)為SEMT脈沖測(cè)量電路即可對(duì)產(chǎn)生的SE

5、MT進(jìn)行在線捕獲。本文基于反相器構(gòu)成了的鏈陣列為UniVIC測(cè)試結(jié)構(gòu)，并在65nm雙阱和三阱工藝下生產(chǎn)出測(cè)試芯片。相關(guān)重離子實(shí)驗(yàn)結(jié)果表明：a)、在LET≤40 MeVcm2/mg的輻射條件下，65納米工藝下單粒子轟擊最多影響3個(gè)晶體管，也就是最多產(chǎn)生單粒子三瞬態(tài)(SETT)；b)、雙阱結(jié)構(gòu)下電荷共享誘發(fā)SEMT的概率不超過(guò)30%，而誘發(fā)SEMT時(shí)平均電荷共享強(qiáng)度達(dá)到80%~90%；c)、三阱結(jié)構(gòu)下電荷共享誘發(fā)SEMT的概率顯著提高到了約

6、55%，但是誘發(fā)SEMT時(shí)平均電荷共享強(qiáng)度卻減小到75%~80%。
　?。?）研究了納米工藝下SEMT的抑制技術(shù)，提出了鏡像法和無(wú)縫保護(hù)帶技術(shù)，并提出了單元級(jí)加固思想。該思想指出在標(biāo)準(zhǔn)單元中運(yùn)用 SET/SEMT加固技術(shù)可以有效降低電路的 SER，且基于標(biāo)準(zhǔn)單元電路特征可對(duì)不同單元采用不同方式的SET/SEMT加固。本文提出的鏡像法主要適用于具有兩級(jí)級(jí)聯(lián)結(jié)構(gòu)的標(biāo)準(zhǔn)單元(如與非門)，它通過(guò)增強(qiáng)前級(jí)和后級(jí)的電荷共享來(lái)強(qiáng)化前后兩級(jí)產(chǎn)生的

7、單粒子雙瞬態(tài)(SEDT)相互抵消，進(jìn)而抑制了單元末端SET的脈沖寬度。模擬結(jié)果表明：當(dāng)前級(jí)PMOS處于關(guān)斷狀態(tài)時(shí)，鏡像法能將末端SET消減超過(guò)25%；當(dāng)前級(jí)PMOS處于開(kāi)態(tài)時(shí)，鏡像法能將末端SET消減約10%。而無(wú)縫保護(hù)帶技術(shù)則主要適用于簡(jiǎn)單標(biāo)準(zhǔn)單元。模擬結(jié)果表明，65nm工藝節(jié)點(diǎn)下，對(duì)于入射能量小于40 MeVcm2/mg的入射粒子，無(wú)縫保護(hù)帶技術(shù)能徹底消除SEMT的產(chǎn)生，并且產(chǎn)生的SET脈沖寬度可減少約50%。
　　本文之前關(guān)

8、于電荷共享的研究數(shù)以百計(jì)，然而除時(shí)序邏輯MCU的研究較為清晰之外，組合邏輯中SEMT產(chǎn)生和傳播以及最終對(duì)SER的影響涉及較少。一方面，本文改進(jìn)了SEMT測(cè)量方法，首次提出了通用的SEMT測(cè)量方法，能適用于任意標(biāo)準(zhǔn)單元間SEMT產(chǎn)生分布的測(cè)量，也能適用于更先進(jìn)工藝下SEMT產(chǎn)生分布的測(cè)量。另一方面，本文在前人的基礎(chǔ)上對(duì)SEMT的產(chǎn)生與傳播進(jìn)行了有限地揭示，并提出了有效可行的SEMT抑制技術(shù)，這對(duì)指導(dǎo)納米尺度下SER評(píng)估與預(yù)測(cè)提供了原始數(shù)據(jù)