eda課程設計--rs-232485通信接口設計

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文檔簡介

1、　　E D A 課程　　設　　計　　報　　告　　設計題

2、目：RS-232/485通信接口設計　　學院：電子與信息工程學院　　班級：電子科學與技術082班　　姓名： 　　學號： &

3、lt;b>　　指導教師： 　　成績：　　2011年07月14日　　目錄　　0 摘要 .......................................

4、....2　　1 EDA及VHDL簡介 .................................4　　1.1 EDA技術 ....................................4　　1.1.1 EDA技術的概念 .........................4

5、　　1.1.2 EDA技術的特點 .........................4　　1.2 硬件描述語言（VHDL）........................5　　1.2.1 VHDL簡介 ..............................5　　1.2.2 VHDL語言的

6、特點 ........................5　　2 設計目的 .......................................7　　3 RS-232簡介 .....................................7　　3.1 RS-232的歷史和作用 ..........

7、..............7　　3.2 RS-232接口的電氣特征 ......................7　　3.3 RS-232接口的物理結構 ......................8　　3.4 RS-232傳輸電纜長度 ........................8

8、　　3.5 RS-232C 的接口信號 .........................8　　3.6 RS-232端口缺點 ............................10　　4 設計原理 ......................................11　　5 通信

9、功能實現(xiàn)步驟 ..............................13　　6 仿真結果 ......................................14　　7 總結 ..........................................15　　8 附錄（程序

10、）　　0 摘要　　20世紀是IC迅速發(fā)展的時代。計算機等信息產業(yè)的飛速發(fā)展推動了集成電路（Integrated Circuit—IC）產業(yè)。大多數(shù)超大規(guī)模集成電路（Very Large Scale IC—VLSI）在日常生活中有著廣泛的應用.而越來越多的汽車控制系統(tǒng)也走向了電子化。為了實現(xiàn)基于VH

11、DL 的通信接口電路，采用Quartus II 開發(fā)平臺進行邏輯綜合和時序仿真，由時序仿真圖可以看出設計的電路獲得了預期的結果。實驗結果表明，該系統(tǒng)沒有傳統(tǒng)設計中的接線問題，硬件功能可以像軟件一樣通過編程來修改，可靠性高、體積小，極大地提高了電子系統(tǒng)設計的靈活性和通用性。　　【關鍵詞】FPGA；VHDL；通信接口；Quartus II

12、　Abstract　　The 20th century is the era of rapid development of the IC . the blooming development of Computer Science has led to the growth of integrated circuit (IC) devices. Most of the Ve

13、ry Large Scale IC (VLSI) applications are using every day . More and more auto-control and an increasing number of vehicle control system to the electronic filing system to the electronic.The Quartus II development platf

14、orm are proposed to realize the VHDL-based car taillights control communication interface, after logic　　【Key words】FPGA；VHDL；communication interface; QuartusII　　1 EDA及VHDL簡介</

15、p>　　EDA技術　　1.1.1 EDA技術的概念　　EDA是電子設計自動化（Electronic Design Automation）的縮寫，在20世紀90年代初從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。ED

16、A技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。　　1.1.2 EDA技術的特點　　典型的EDA設計流程如下:　　1、文本/原理圖編輯與修改。首

17、先利用EDA工具的文本或圖形編輯器將設計者的設計意圖用文本或圖形方式表達出來。　　2、編譯。完成設計描述后即可通過編譯器進行排錯編譯，變成特定的文本格式，為下一步的綜合做準備。　　3、綜合。將軟件設計與硬件的可實現(xiàn)性掛鉤，是將軟件轉化為硬件電路的關鍵步驟。　　4、行為仿真和功能仿真。利用產生的網表文件進行功能仿真，以便了解設計描述與設計意圖的一致性。　　5、適配。利用FPGA/CP

18、LD布局布線適配器將綜合后的網表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配報告指明了芯片內資源的分配與利用、引腳鎖定、設計的布爾方程描述情況。　　6、功能仿真和時序仿真。　　7、下載。如果以上的所有過程都沒有發(fā)現(xiàn)問題，就可以將適配器產生的下載文件通過FPGA/CPLD下載電纜載入目標芯片中。

19、;　　8、硬件仿真與測試。　　硬件描述語言（VHDL）　　VHDL簡介　　VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具

20、有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統(tǒng)設計的基本點。</p&

21、gt;　　VHDL語言的特點　　1.用VHDL代碼而不是用原理圖進行設計，意味著整個電路板的模型及性能可用計算機模擬進行驗證。　　2.VHDL元件的設計與工藝無關，與工藝獨立，方便工藝轉換。　　3.VHDL支持各種設計方法，自頂向下、自底向上或者混合的都

22、可以。　　4.可以進行從系統(tǒng)級到邏輯級的描述，即混合描述。　　5.VHDL區(qū)別于其他的HDL，已形成標準，其代碼在不同的系統(tǒng)中可交換建模。　　隨著電子技術的發(fā)展，現(xiàn)場可編程門陣列 FPGA和復雜可編程邏輯器件CPLD的出現(xiàn)，使得電子系統(tǒng)的設計者利用與器件相應的電子CAD軟件，在實驗室里就可以設計自己的專用集成電路

23、ASIC器件。這種可編程ASIC不僅使設計的產品達到小型化、集成化和高可靠性，而且器件具有用戶可編程特性，大大縮短了設計周期，減少了設計費用，降低了設計風險。目前數(shù)字系統(tǒng)的設計可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能要求，自上至下地逐層完成相應的描述﹑綜合﹑優(yōu)化﹑仿真與驗證，直到生成器件，實現(xiàn)電子設計自動化。其中電子設計自動化（EDA）的關鍵技術之一就是可以用硬件描述語言（HDL）來描述硬件電路。 VHDL是用來描述從抽象到具體級別硬

24、件的工業(yè)標準語言，它是由美國國防部在80年代開發(fā)的HDL,現(xiàn)在已成為IEEE承認的標準硬件描述語言。VHDL支持硬件的設計、驗證、綜合和測試，以及硬件設計數(shù)據(jù)的交換、維護、修改和硬件的實現(xiàn)，具有描述能力強、生命周期長、支持大規(guī)模設計的分解和已有設計的再利用等優(yōu)點。利用VHDL這些優(yōu)點和先進的EDA工具，根據(jù)具體的實際要求，我們可以自己來設計通信接口電路。　　2設計目的</

25、b>　　1 掌握QuartusⅡ的基本操作及使用方法　　2 熟練在QuartusⅡ環(huán)境下編寫，調試，仿真，下載程序代碼　　3 了解RS-232在通信中的作用　　4 鍛煉理論知識運用于實踐的能力　　3 RS-232簡介<

26、/p>　　3.1 RS-232的歷史和作用　　在串行通訊時，要求通訊雙方都采用一個標準接口，使不同的設備可以方便地連接起來進行通訊。RS-232-C接口（又稱EIARS-232-C）是目前最常用的一種串行通訊接口。（“RS-232-C”中的“-C”只不過　　表示RS-232的版本，所以與“RS-232”簡稱是一樣的）</

27、p>　　它是在1970年由美國電子工業(yè)協(xié)會（EIA）聯(lián)合貝爾系統(tǒng)、調制解調器廠家及計算機終端生產廠家共同制定的用于串行通訊的標準。它的全名是“數(shù)據(jù)終端設備（DTE）和數(shù)據(jù)通訊設備（DCE）之間串行二進制數(shù)據(jù)交換接口技術標準”該標準規(guī)定采用一個25個腳的DB-25連接器，對連接器的每個引腳的信號內容加以規(guī)定，還對各種信號的電平加以規(guī)定。后來IBM的PC機將RS232簡化成了DB-9連接器，從而成為事實標準。而工

28、業(yè)控制的RS-232口一般只使用RXD、TXD、GND　　三條線。　　3.2 RS-232接口的電氣特征　　在RS-232-C中任何一條信號線的電壓均為負邏輯關系。即：邏輯“1”為-3到-15V；邏輯“0”為+3到+15V。（RS-232-C最常用的9

29、　　條引線的信號內容如下所示）　　DB-9123456789；DB-2583220764522　　定義DCD RXD TXD DTR GND DSR RTD CTS RI　　3.3 RS-232接口的物理結構　　RS-232-C接口連接器一般使用型號為D

30、B-9插頭座，通常插頭在DCE端，插座在DTE端。PC機的RS-232口為9芯針插座。一些設備與PC機連接的RS-232接口，因為不使用對方的傳送控制信號，只需要三條接口線，即“發(fā)送數(shù)據(jù)TXD”、“接收數(shù)據(jù)RXD”和“信號地GND”。　　RS-232傳輸線采用屏蔽雙絞線。　　3.4 RS-232傳輸電纜長度　　由

31、RS-232-C標準規(guī)定在碼元畸變小于4%的情況下，傳輸電纜長度應為50英尺，其實這個4%的碼元畸變是很保守的，在實際應用中，約有99%的用戶是按碼元畸變10%-20%的范圍工作的，所以實際使用中最大距離會遠超過50英尺，美國DEC公司曾規(guī)定容許畸變?yōu)?0%而得出下面實驗結果。其中1號電纜為屏蔽電纜，型號為DECP.NO.9107723內有三對雙絞線，每對有22#AWG組成，其外覆以屏蔽線。2號電纜為不帶屏蔽的電纜。型號為DECP.NO

32、.9105856-04　　是22#AWG的四芯電纜。　　3.5 RS-232C 的接口信號：　　RS-232C 的功能特性定義了25芯標準連接器中的20根信號線，其中2條地線、4條數(shù)據(jù)線、11條控制線、3條定時信號線，剩下的　　5根線作備用或未定義。常用的只有10根，它們

33、是：　?。?）聯(lián)絡控制信號線：　　數(shù)據(jù)發(fā)送準備好（Data set ready-DSR)——有效時（ON）狀態(tài)，　　表明MODEM處于可以使用的狀態(tài)。 　　數(shù)據(jù)終端準備好(Data terminal ready-DTR)——有效時（ON）<p

34、>　　狀態(tài)，表明數(shù)據(jù)終端可以使用。 　　這兩個信號有時連到電源上，一上電就立即有效。這兩個設備狀態(tài)信號有效，只表示設備本身可用，并不說明通信鏈路可以開始進行　　通信了，能否開始進行通信要由下面的控制信號決定。　　請求發(fā)送(Request to send-RTS)——用來表示DTE請求DCE發(fā)送數(shù)據(jù)，即當終端

35、要發(fā)送數(shù)據(jù)時，使該信號有效（ON狀態(tài)），向MODEM　　請求發(fā)送。它用來控制MODEM是否要進入發(fā)送狀態(tài)。　　允許發(fā)送（Clear to send-CTS）——用來表示DCE準備好接收DTE發(fā)來的數(shù)據(jù)，是對請求發(fā)送信號RTS的響應信號。當MODEM已準備好接收終端傳來的數(shù)據(jù)，并向前發(fā)送時，使該信號有效，通知終端

36、　開始沿發(fā)送數(shù)據(jù)線TxD發(fā)送數(shù)據(jù)。　　這對RTS/CTS請求應答聯(lián)絡信號是用于半雙工MODEM系統(tǒng)中發(fā)送方式和接收方式之間的切換。在全雙工系統(tǒng)中，因配置雙向通道，　　故不需要RTS/CTS聯(lián)絡信號，使其變高。　　接收線信號檢出(Received Line detection-RLSD)——用來表示DCE已接通通信

37、鏈路，告知DTE準備接收數(shù)據(jù)。當本地的MODEM收到由通信鏈路另一端（遠地）的MODEM送來的載波信號時，使RLSD信號有效，通知終端準備接收，并且由MODEM將接收下來的載波信號解調成數(shù)字兩數(shù)據(jù)后，沿接收數(shù)據(jù)線RxD送到終端。此線也叫做數(shù)據(jù)　　載波檢出(Data Carrier dectection-DCD）線。　　振鈴指示(Ringing-RI)——

38、當MODEM收到交換臺送來的振呼　　叫信號時，使該信號有效（ON狀態(tài)），通知終端，已被呼叫。 　?。?）數(shù)據(jù)發(fā)送與接收線： 　　發(fā)送數(shù)據(jù)(Transmitted data-TxD)——通過TxD終端將串行據(jù)　　發(fā)送到MODEM，(DTE→DCE)。

39、　　接收數(shù)據(jù)(Received data-RxD)——通過RxD線終端接收MODEM　　發(fā)來的串行數(shù)據(jù)，(DCE→DTE)。 　?。?）地線： GND、Sig.GND——保護地和信號地，無方向。 　　上述控制信號線何時有效，何時無效的順序表示了接口信號的傳送過程。例如，只有當DSR和DTR都

40、處于有效（ON）狀態(tài)時，才能在DTE和DCE之間進行傳送操作。若DTE要發(fā)送數(shù)據(jù)，則預先將DTR線置成有效(ON)狀態(tài)，等CTS線上收到有效(ON)狀態(tài)的回答后，才能在TxD線上發(fā)送串行數(shù)據(jù)。這種順序的規(guī)定對半雙工的通信線路特別有用，因為半雙工的通信才能確定DCE已由接收方向改為發(fā)送方向，這　　時線路才能開始發(fā)送。　　3.6 RS-232端口缺點<

41、/p>　　1、接口的信號電平值較高，易損壞接口電路的芯片，又因為與TTL電平不兼容故需使用電平轉換電路方能與TTL電路連接。　　2、傳輸速率較低，在異步傳輸時，波特率為20Kbps；因此在“南方的老樹51CPLD開發(fā)板”中，綜合程序波特率只能采用19200，也　　是這個原因。</p&

42、gt;　　3、接口使用一根信號線和一根信號返回線而構成共地的傳輸形　　式，這種共地傳輸容易產生共模干擾，所以抗噪聲干擾性弱。　　4、傳輸距離有限，最大傳輸距離標準值為50英尺，實際上也只能用在50米左右。（通過外接RS-232增強器可將傳輸距離擴大到　　1000米左右）&l

43、t;/b>　　4設計原理　　串口是計算機上一種非常通用設備通信的協(xié)議（不要與通用串行總線Universal Serial Bus或者USB混淆）。大多數(shù)計算機包含兩個基于RS232的串口。串口同時也是儀器儀表設備通用的通信協(xié)議；很多GPIB兼容的設備也帶有RS-232口。同時，串口通信協(xié)議也可以</p&g

44、t;　　用于獲取遠程采集設備的數(shù)據(jù)。 　　串口通信的概念非常簡單，串口按位（bit）發(fā)送和接收字節(jié)。盡管比按字節(jié)（byte）的并行通信慢，但是串口可以在使用一根線發(fā)送數(shù)據(jù)的同時用另一根線接收數(shù)據(jù)。它很簡單并且能夠實現(xiàn)遠距離通信。比如IEEE488定義并行通行狀態(tài)時，規(guī)定設備線總常不得超過20米，并且任意兩個設備間的長度不得超過2米；而對于串口而言，&

45、lt;p>　　長度可達1200米。 　　典型地，串口用于ASCII碼字符的傳輸。通信使用3根線完成：（1）地線，（2）發(fā)送，（3）接收。由于串口通信是異步的，端口能夠在一根線上發(fā)送數(shù)據(jù)同時在另一根線上接收數(shù)據(jù)。其他線用于握手，但是不是必須的。串口通信最重要的參數(shù)是波特率、數(shù)據(jù)位、停止位和奇偶校驗。對于兩個進行通行的端口，這些參數(shù)必須匹配： 　　1)

46、波特率：這是一個衡量通信速度的參數(shù)。它表示每秒鐘傳送的bit的個數(shù)。例如300波特表示每秒鐘發(fā)送300個bit。當我們提到時鐘周期時，我們就是指波特率例如如果協(xié)議需要4800波特率，那么時鐘是4800Hz。這意味著串口通信在數(shù)據(jù)線上的采樣率為4800Hz。通常電話線的波特率為14400，28800和36600。波特率可以遠遠大于這些值，但是波特率和距離成反比。高波特率常常用于放置的很近　　的儀

47、器間的通信，典型的例子就是GPIB設備的通信。 　　2) 數(shù)據(jù)位：這是衡量通信中實際數(shù)據(jù)位的參數(shù)。當計算機發(fā)送一個信息包，實際的數(shù)據(jù)不會是8位的，標準的值是5、7和8位。如何設置取決于你想傳送的信息。比如，標準的ASCII碼是0～127（7位）。擴展的ASCII碼是0～255（8位）。如果數(shù)據(jù)使用簡單的文本（標準 ASCII碼），那么每個數(shù)據(jù)包使用7位數(shù)據(jù)。每個包是指一個字節(jié)，包括開始/停止位，

48、數(shù)據(jù)位和奇偶校驗位。由于實際數(shù)據(jù)位取決于通　　信協(xié)議的選取，術語“包”指任何通信的情況。 　　3) 停止位：用于表示單個包的最后一位。典型的值為1，1.5和2位。由于數(shù)據(jù)是在傳輸線上定時的，并且每一個設備有其自己的時鐘，很可能在通信中兩臺設備間出現(xiàn)了小小的不同步。因此停止位不僅僅是表示傳輸?shù)慕Y束，并且提供計算機校正時鐘同步的機會。適用于停止位的位數(shù)越多，

49、不同時鐘同步的容忍程度越大，但是數(shù)據(jù)傳輸率同　　時也越慢。 　　4) 奇偶校驗位：在串口通信中一種簡單的檢錯方式。有四種檢錯方式：偶、奇、高和低。當然沒有校驗位也是可以的。對于偶和奇校驗的情況，串口會設置校驗位（數(shù)據(jù)位后面的一位），用一個值確保傳輸?shù)臄?shù)據(jù)有偶個或者奇?zhèn)€邏輯高位。例如，如果數(shù)據(jù)是011，那么對于偶校驗，

50、校驗位為0，保證邏輯高的位數(shù)是偶數(shù)個。如果是奇校驗，校驗位位1，這樣就有3個邏輯高位。高位和低位不真正的檢查數(shù)據(jù)，簡單置位邏輯高或者邏輯低校驗。這樣使得接收設備能夠知道一個位的狀態(tài)，有機會判斷是否有噪聲干擾了通信或者是否傳輸和接　　收數(shù)據(jù)是否不同步。　　5 通信功能實現(xiàn)步驟

51、　單片機實現(xiàn)串口通訊一般使用UART接口或利用GPIO口模仿異步串行通訊數(shù)據(jù)格式，外加驅動芯片連接RS-232口。　　1. 打開串口　　2. 配置串口　　配置串口是通過改變設備控制塊DCB(Device Control Block)的成員

52、變量值來實現(xiàn)的　　3. 數(shù)據(jù)讀寫　　對串口進行讀寫與對文件進行讀寫所用的函數(shù)相同，具體為可采用查詢、同步、異步或事件驅動等方法對串口進行讀寫。　　4. 程序的編制　　用VHDL進行程序的編制首先要

53、對串口進行初始化，設定端口，通信速率和校驗方式，并在使用前打開串口。　　6仿真結果　　1 Quartus II調試　　打開QuartusⅡ軟件，選擇File>>New Project Wizard（新建工程向導）進入新建工程對話框>>單擊Next，設置

54、新建工程的路徑、名稱、頂層實體指定對話框（選擇好保存路徑、輸入工程名為wd_top）,單擊Finish完成設置。　　建立VHDL程序文件（選擇File>>New打開新建文件對話框>>選擇VHDL File即可）。最后是輸入汽車尾燈控制電路程序代碼>>保存>>對該工程文件進行全程編譯處理。如果在編譯的過程中發(fā)現(xiàn)有錯誤，則找出并更正錯誤，直至編譯成功為

55、止。　　2 時序仿真與分析　　選擇File>>New Other Files>>Vector Waveform File；　　選擇Edit>>End Time >>設置仿真時間；　　選擇

56、View>>Utility Windows>>Node Finder(或者使用快捷鍵Alt+1),將程序涉及到的輸入輸出端口添加到時序仿真文件中，設置相應的信號并保存時序仿真文件，鼠標單擊仿真按鈕進行仿真　　仿真波形圖如下：　　7總結

57、　　通過本次課程設計的學習，我深深的體會到設計課的重要性和目的性。本次設計課不僅僅培養(yǎng)了我們實際操作能力，也培養(yǎng)了我們靈活運用課本知識，理論聯(lián)系實際，獨立自主的進行設計的能力。它不僅僅是一個學習新知識新方法的好機會，同時也是對我所學知識的一次綜合的檢驗和復習，使我明白了自己的缺陷所在，從而查漏補缺。希望學校以后多安排一些類似的實踐環(huán)節(jié)，讓同學們學以致用。　　在設計中要求我要有

58、耐心和毅力，還要細心，稍有不慎，一個小小的錯誤就會導致結果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設計和設計中遇到的問題，也積累了一定的經驗，對以后從事集成電路設計工作會有一定的幫助。在應用VHDL的過程中讓我真正領會到了其并行運行與其他軟件順序執(zhí)行的差別及其在電路設計上的優(yōu)越性。用VHDL硬件描述語言的形式來進行數(shù)字系統(tǒng)的設計方便靈活，利用EDA軟件進行編譯優(yōu)化仿真極大地減少了電路設計時間和可能發(fā)生的錯誤，降低了開發(fā)成本

59、，這種設計方法必將在未來的數(shù)字系統(tǒng)設計中發(fā)揮越來越重要的作用。　　8 附錄（程序）　　library IEEE;　　use IEEE.STD_LOGIC_1164.ALL;　　use IEEE.STD_LOGIC_ARITH.ALL;

60、　　use IEEE.STD_LOGIC_UNSIGNED.ALL;　　entity uart is　　generic(ff:integer:=8);　　Port (cs: out std_logic_vector(1 downto 0); &

61、lt;p>　　--位選數(shù)碼管和發(fā)光二極管　　clk : in std_logic; --系統(tǒng)時鐘　　reset : in std_logic;--復位信號　　set: in std_logic; --設置信號　　cn : in std_

62、logic;--數(shù)據(jù)發(fā)送使能　　rver: in std_logic; --RS232的信號接收端　　data2: out std_logic_vector(7 downto 0);　　--送出的8位數(shù)據(jù)　　txd :

63、out std_logic); --RS232的信號發(fā)送端　　end uart;　　architecture Behavioral of uart is　　type state1 is(t_indle,t_start,t_wait,t_shift,t_stop);&l

64、t;/p>　　signal c_state:state1;　　type state2 is 　　(r_start,r_center,r_wait,r_sample,r_stop);　　signal h_state: state2;　　signa

65、l data1 : std_logic_vector(8 downto 0);　　signal clk1,clk2: std_logic;　　signal rver_synt:std_logic;　　begin　　bxfsq:proc

66、ess(clk,reset) --波特率發(fā)生器　　variable clk0: std_logic;　　variable count : integer range 0 to 325;　　begin　　if re

67、set='0' then count:=0;clk0:='0';　　elsif clk'event and clk='1' then 　　if count=325 then count:=0;clk0:='1';　　else count:=c

68、ount+1; clk0:='0';　　end if;　　end if;　　clk1<=clk0;　　end process;　　p

69、ulze1:process(clk,reset)　　variable clk0: std_logic;　　variable count :integer range 0 to 2500000;　　begin　　if reset=

70、9;0' then clk0:='0';count:=0;　　elsif clk'event and clk='1' then count:=count+1;　　if count=1250000 then clk0:='1';　　elsif coun

71、t=2500000 then clk0:='0'; count:=0;　　end if;　　end if;　　clk2<=clk0;　　end process;</p&

72、gt;　　leijia: process(clk2,reset,set) --數(shù)據(jù)累加器　　variable c: integer range 0 to 50000;　　variable data: std_logic_vector(7 downto 0);

73、begin　　if reset='0' then data:="00000000";　　elsif clk2'event and clk2='1' then 　　if set='0' then c:=c+1;<

74、/p>　　if c=1 then data:=data+"00000001"; 　　end if;　　else c:=0; 　　end if;<p&

75、gt;　　end if;　　data1<='1'&data;　　end process;　　transfer:process(clk1,reset,cn,data1) --數(shù)據(jù)發(fā)送部分　　variab

76、le count1:std_logic_vector(4 downto 0);　　variable ff1: integer range 0 to 8;　　variable txds: std_logic;　　begin　　if re

77、set='0' then c_state<=t_indle;txds:='1'; 　　elsif clk1'event and clk1='1' then 　　case c_state is　　when t_indle=>

78、　　if cn='1' then c_state<=t_start;　　else c_state<=t_indle;　　end if;　　when t_start=> 　　if

79、count1="00100" then　　c_state<=t_wait; count1:="00000"; 　　else count1:=count1+1; c_state<=t_start;txds:='0';　　end i

80、f;　　when t_wait=> 　　if count1="01110" then 　　if ff1=ff then c_state<=t_stop; ff1:=0;　　else c_state<=t_shif

81、t;　　end if;　　count1:="00000";　　else count1:=count1+1;c_state<=t_wait;　　end if;</p&

82、gt;　　when t_shift=>　　txds:=data1(ff1);c_state<=t_wait;ff1:=ff1+1;　　when t_stop =>　　if count1="01110" then

83、　　if cn='0' then c_state<=t_indle;　　count1:="00000";　　else count1:=count1;c_state<=t_stop; 　　end if; count1:="00000";</p

84、>　　else count1:=count1+1;c_state<=t_stop;txds:='1';　　end if;　　when others=>c_state<=t_indle;　　end case;<

85、;/p>　　end if;　　txd<=txds;　　end process;　　gz:process(clk,rver)　　begin&

86、lt;p>　　if clk'event and clk='1' then　　if rver='1' then rver_synt<='1';　　else rver_synt<='0';　　end if;&l

87、t;/b>　　end if;　　end process;　　recevier:process(clk1,reset,rver_synt)--數(shù)據(jù)接收部分　　variable c1: std_logic_vector(4 dow

88、nto 0) ;　　variable c2: integer range 0 to 8;　　variable data3:std_logic_vector(7 downto 0);　　begin　　if reset='0

89、9; then h_state<=r_start;data3:="11111111"; cs<="11"; data2<="11111111";　　elsif clk1'event and clk1='1' then cs<="10";<

90、p>　　case h_state is　　when r_start=> 　　if rver_synt='0' then h_state<=r_center; 　　else h_state<=r_start; <b&g

91、t;　　end if;　　when r_center=> 　　if c1="00100" then h_state<=r_wait;c1:="00000";　　else c1:=c1+1; h_state<=r_center;</

92、p>　　end if;　　when r_wait=> 　　if c1="01110" then 　　if c2=ff then h_state<=r_stop; c1:="00000";c2:

93、=0;　　else h_state<=r_sample;　　end if; c1:="00000";　　else c1:=c1+1; h_state<=r_wait;　　end if;</p

94、>　　when r_sample=>　　data3(c2):=rver_synt;c2:=c2+1; h_state<=r_wait;　　when r_stop=> 　　h_state<=r_start;data2<=data3(7 downto 0);&

95、lt;/p>　　when others=> h_state<=r_start;　　end case;　　end if;　　end process;<

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