eda課程設(shè)計——數(shù)字時鐘設(shè)計

1、<p><b>　　EDA課程設(shè)計報告</b></p><p>　　設(shè)計題目： 數(shù)字時鐘設(shè)計 </p><p>　　專 業(yè)： 通信技術(shù) </p><p>　　姓 名： </p><p>　　學(xué) 號：

2、</p><p>　　指導(dǎo)老師： </p><p><b>　　前 言</b></p><p>　　隨著基于PLD的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大和深入，EDA技術(shù)在電子信息、通信、自動控制及計算機(jī)應(yīng)用領(lǐng)域的重要性日益提高。</p><p>　　作為現(xiàn)在的大學(xué)生應(yīng)熟練掌握這門技術(shù)，為以后的

3、發(fā)展打下良好的基礎(chǔ)，本實驗設(shè)計是應(yīng)用QuartusII環(huán)境及VHDL語言設(shè)計一個時間可調(diào)的數(shù)字時鐘。使自己熟練使用QuartusII環(huán)境來進(jìn)行設(shè)計，掌握VHDL語言的設(shè)計方法。要注重理論與實踐之間的不同，培養(yǎng)自己的實踐能力！</p><p>　　一、課程設(shè)計任務(wù)及要求</p><p><b>　　1.1實驗?zāi)康?lt;/b></p><p>　　1）

4、掌握VHDL語言的基本運(yùn)用</p><p>　　2）掌握QuartusII的簡單操作并會使用EDA實驗箱</p><p>　　3）掌握一個基本EDA課程設(shè)計的操作</p><p><b>　　1.2功能設(shè)計</b></p><p>　　1）有時、分、秒計數(shù)顯示功能,小時為24進(jìn)制,分鐘和秒為60進(jìn)制以24小時循環(huán)計時&l

5、t;/p><p>　　2）設(shè)置復(fù)位、清零等功能</p><p>　　3）有校時功能,可以分別對時及分進(jìn)行單獨(dú)校時,使其校正到標(biāo)準(zhǔn)時間</p><p>　　4）時鐘計數(shù)顯示時有LED燈顯示；</p><p><b>　　二、整體設(shè)計思想</b></p><p>　　2.1性能指標(biāo)及功能設(shè)計 </p

6、><p>　　1）時、分、秒計時器</p><p>　　時計時器為一個24進(jìn)制計數(shù)器，分、秒計時器均為60進(jìn)制計數(shù)器。當(dāng)秒計時器接受到一個秒脈沖時，秒計數(shù)器開始從1計數(shù)到60，此時秒顯示器將顯示00、01、02、...、59、00；每當(dāng)秒計數(shù)器數(shù)到00時，就會產(chǎn)生一個脈沖輸出送至分計時器，此時分計數(shù)器數(shù)值在原有基礎(chǔ)上加1，其顯示器將顯示00、01、02、...、59、00；每當(dāng)分計數(shù)器數(shù)到00

7、時，就會產(chǎn)生一個脈沖輸出送至?xí)r計時器，此時時計數(shù)器數(shù)值在原有基礎(chǔ)上加1，其顯示器將顯示00、01、02、...、23、00。即當(dāng)數(shù)字鐘運(yùn)行到23點(diǎn)59分59秒時，當(dāng)秒計時器在接受一個秒脈沖，數(shù)字鐘將自動顯示00點(diǎn)00分00秒。</p><p><b>　　2）校時電路</b></p><p>　　當(dāng)開關(guān)撥至校時檔時，電子鐘秒計時工作，通過時、分校時開關(guān)分別對時、分進(jìn)行

8、校對，開關(guān)每按1次，與開關(guān)對應(yīng)的時或分計數(shù)器加1，當(dāng)調(diào)至需要的時與分時，撥動reset開關(guān)，電子鐘從設(shè)置的時間開始往后計時。</p><p><b>　　2.2總體方框圖</b></p><p><b>　　三、詳細(xì)設(shè)計</b></p><p>　　3.1數(shù)字鐘的基本工作原理：</p><p>　　

9、3.1.1時基T 產(chǎn)生電路</p><p>　　數(shù)字鐘以其顯示時間的直觀性、走時準(zhǔn)確性作為一種計時工具，數(shù)字鐘的基本組成部分離不開計數(shù)器，在控制邏輯電路的控制下完成預(yù)定的各項功能。</p><p>　　由晶振產(chǎn)生的頻率非常穩(wěn)定的脈沖，經(jīng)整形、穩(wěn)定電路后，產(chǎn)生一個頻率為1Hz的、非常穩(wěn)定的計數(shù)時鐘脈沖。</p><p>　　3.1.2調(diào)時、調(diào)分信號的產(chǎn)生</p&

10、gt;<p>　　由計數(shù)器的計數(shù)過程可知，正常計數(shù)時，當(dāng)秒計數(shù)器（60進(jìn)制）計數(shù)到59 時，再來一個脈沖，則秒計數(shù)器清零，重新開始新一輪的計數(shù)，而進(jìn)位則作為分計數(shù)器的計數(shù)脈沖，使分計數(shù)器計數(shù)加1?，F(xiàn)在我們把電路稍做變動：把秒計數(shù)器的進(jìn)位脈沖和一個頻率為2Hz的脈沖信號同時接到一個2選1數(shù)據(jù)選擇器的兩個數(shù)據(jù)輸入端，而位選信號則接一個脈沖按鍵開關(guān)，當(dāng)按鍵開關(guān)不按下去時（即為0），則數(shù)據(jù)選擇器將秒計數(shù)器的進(jìn)位脈沖送到分計數(shù)器，此

11、時，數(shù)字鐘正常工作；當(dāng)按鍵開關(guān)按下去時（即為1），則數(shù)據(jù)選擇器將另外一個2Hz 的信號作為分計數(shù)器的計數(shù)脈沖，使其計數(shù)頻率加快，當(dāng)達(dá)到正確時間時，松開按鍵開關(guān)，從而達(dá)到調(diào)時的目的。調(diào)節(jié)小時的時間也一樣的實現(xiàn)。</p><p>　　3.1.3計數(shù)顯示電路</p><p>　　由計數(shù)部分、數(shù)據(jù)選擇器、譯碼器組成，是時鐘的關(guān)鍵部分。</p><p>　　1、計數(shù)部分：由兩

12、個60進(jìn)制計數(shù)器和一個24 進(jìn)制計數(shù)器組成，其中60 進(jìn)制計數(shù)器可用6 進(jìn)制計數(shù)器和10 進(jìn)制計數(shù)器構(gòu)成；24 進(jìn)制的小時計數(shù)同樣可用6 進(jìn)制計數(shù)器和10 進(jìn)制計數(shù)器得到：當(dāng)計數(shù)器計數(shù)到24 時，“2”和“4”同時進(jìn)行清零，則可實現(xiàn)24 進(jìn)制計數(shù)。</p><p>　　2、數(shù)據(jù)選擇器：84 輸入14 輸出的多路數(shù)據(jù)選擇器，因為本實驗用到了8個數(shù)碼管（有兩個用來產(chǎn)生隔離符號‘—’）。</p><

13、p>　　3、譯碼器：七段譯碼器。譯碼器必須能譯出‘—’，由實驗二中譯碼器真值表可得：字母F 的8421BCD 碼為“1111”，譯碼后為“1000111”，現(xiàn)在如果只譯出‘—’，即字母F的中間一橫，則譯碼后應(yīng)為“0000001”，這樣，在數(shù)碼管上顯示的就為‘—’。</p><p><b>　　3.2設(shè)計思路</b></p><p>　　根據(jù)系統(tǒng)設(shè)計要求,系統(tǒng)設(shè)計

14、采用自頂向下設(shè)計方法,由時鐘分頻部分、計時部分、按鍵部分調(diào)時部分和顯示部分五個部分組成。這些模塊都放在一個頂層文件中。</p><p><b>　　1）時鐘計數(shù)：</b></p><p>　　首先下載程序進(jìn)行復(fù)位清零操作,電子鐘從00：00：00計時開始。sethour可以調(diào)整時鐘的小時部分, setmin可以調(diào)整分鐘,步進(jìn)為1。</p><p&g

15、t;　　由于電子鐘的最小計時單位是1s,因此提供給系統(tǒng)的內(nèi)部的時鐘頻率應(yīng)該大于1Hz,這里取100Hz。CLK端連接外部10Hz的時鐘輸入信號clk。對clk進(jìn)行計數(shù),當(dāng)clk=10時,秒加1,當(dāng)秒加到60時,分加1；當(dāng)分加到60時,時加1；當(dāng)時加到24時,全部清0,從新計時。</p><p>　　用6位數(shù)碼管分別顯示“時”、“分”、“秒”,通過OUTPUT( 6 DOWNTO 0 )上的信號來點(diǎn)亮指定的LED七

16、段顯示數(shù)碼管。</p><p><b>　　時間設(shè)置：</b></p><p>　　手動調(diào)節(jié)分鐘、小時，可以對所設(shè)計的時鐘任意調(diào)時間，這樣使數(shù)字鐘真正具有使用功能。我們可以通過實驗板上的鍵7和鍵4進(jìn)行任意的調(diào)整，因為我們用的時鐘信號均是1HZ的，所以每LED燈變化一次就來一個脈沖，即計數(shù)一次。</p><p><b>　　3）清零功能

17、：</b></p><p>　　reset為復(fù)位鍵，低電平時實現(xiàn)清零功能，高電平時正常計數(shù)。可以根據(jù)我們自己任意時間的復(fù)位。</p><p><b>　　3.3設(shè)計步驟</b></p><p>　　3.3.1工程建立及存盤</p><p>　　1．打開 QuartusⅡ，單擊“File”菜單，選擇 File→

18、New Project Wizard，對話框如下：分別輸入項目的工作路徑、項目名和實體名，單擊Finish。</p><p>　　2.單擊“File”菜單，選擇New，彈出小對話框，雙擊“VHDL File"，即選中了文本編輯方式。在出現(xiàn)的“Vhdl1.vhd”文本編輯窗中鍵入VHDL程序，輸入完畢后，選擇File→Save As，即出現(xiàn)“Save As”對話框。選擇自己建立好的存放本文件的目錄，然后在

19、文件名框中鍵入文件名，按“Save”按鈕。</p><p>　　3. 建立工程項目，在保存VHDL文件時會彈出是否建立項目的小窗口，點(diǎn)擊“Yes”確定。即出現(xiàn)建立工程項目的導(dǎo)航窗口，點(diǎn)擊“Next”，最后在出現(xiàn)的屏幕中分別鍵入新項目的工作路徑、項目名和實體名。選擇芯片EP2C35F672C6。注意，原理圖輸入設(shè)計方法中，存盤的原理圖文件名可以是任意的，但VHDL程序文本存盤的文件名必須與文件的實體名一致，輸入后，

20、單擊“Finish”按鈕。</p><p>　　3.3.2工程項目的編譯</p><p>　　單擊工具條上的編譯符號開始編譯，編譯后進(jìn)行“打包”操作。生成模塊器件。</p><p><b>　　3.3.4時序仿真</b></p><p>　　建立波形文件：選擇 File→New，在New窗中選中“Other File”標(biāo)

21、簽。在出現(xiàn)的屏幕中選擇“Vector Waveform File”項出現(xiàn)一新的屏幕。在出現(xiàn)的新屏幕中，雙擊“Name”下方的空白處，彈出“Insert Nod or Bus”對話框，單擊該對話框的“Node Finder……”。在屏幕中的 Filter 中選擇 Pins，單擊“List”。而后，單擊“>>”，所有輸入/輸出都被拷貝到右邊的一側(cè)，這些正是我們希望的各個引腳，也可以只選其中的的一部分，根據(jù)實際情況決定。然后單擊屏

22、幕右上腳的 “OK”。在出現(xiàn)的小屏幕上單擊“OK”。 </p><p>　　設(shè)定仿真時間寬度。選擇 Edit → End time…選項，在End time選擇窗中選擇適當(dāng)?shù)姆抡鏁r間域，以便有足夠長的觀察時間。</p><p>　　波形文件存盤。選擇File→Save as 選項，直接存盤即可。</p><p>　　運(yùn)行仿真器。在菜單中選擇項，直到出現(xiàn)，仿真結(jié)束。&

23、lt;/p><p><b>　　未曾編輯的仿真波形</b></p><p><b>　　仿真波形</b></p><p><b>　　3.3.5引腳鎖定</b></p><p>　　將設(shè)計編程下載進(jìn)選定的目標(biāo)器件中，如EPF10K10，作進(jìn)一步的硬件測試，將設(shè)計的所有輸入輸出引腳分

24、別與目標(biāo)器件的EPF10K10的部分引腳相接，操作如下：</p><p>　　1．選擇 Assignments → Assignments Editor ,即進(jìn)入 Assignments Editor編輯器。在Category 欄選擇 Pin，或直接單擊右上側(cè)的 Pin 按鈕。</p><p>　　2．雙擊 TO 欄的《new》,在出現(xiàn)的的下拉欄中選擇對應(yīng)的端口信號名(如 D[0])；然后

25、雙擊對應(yīng)的欄的《new》,在出現(xiàn)的下拉欄中選擇對應(yīng)的端口信號名的期間引腳號。</p><p>　　3．最后存儲這些引腳鎖定信息后，必須再編譯（啟動 ）一次，才能將引腳鎖定信息編譯進(jìn)編程下載文件中。此后就可以準(zhǔn)備將編譯好的 SOF 文件下載到試驗系統(tǒng)的FPGA中去了。</p><p><b>　　引腳鎖定</b></p><p><b>

26、;　　3.3.6硬件測試</b></p><p>　　1.首先將下載線把計算機(jī)的打印機(jī)口與目標(biāo)板（如開發(fā)板或?qū)嶒灠澹┻B接好，打開電源，選擇模式7。</p><p>　　2.打開編輯窗和配置文件。選擇，彈出一個編輯窗。在Mode欄中選擇JTAG，并在選項下的小方框打勾。注意核對下載文件路徑與文件名。如果文件沒有出現(xiàn)或者出錯，單擊左Add file側(cè)按鈕，手動選擇配置文件 cloc

27、k．sof。</p><p>　　3.最后單擊下載標(biāo)符Start，即進(jìn)入對目標(biāo)器件 FPGA 的配置下載操作。當(dāng) Progress 顯示100%，以及在底部的處理欄中出現(xiàn) Configuration Succeeded 時，表示編程成功，如圖所示。注意，如果必要時，可再次單擊 Start ，直至編程成功。</p><p>　　4．下載完成后，通過硬件測試進(jìn)一步確定設(shè)計是否達(dá)到所有的技術(shù)指標(biāo)

28、，如未達(dá)到，可逐步檢查，哪部分出現(xiàn)問題。如果是代碼出現(xiàn)問題，須修改代碼；若是時序波形圖有問題，須重新設(shè)置。</p><p><b>　　3.3.7實驗結(jié)果</b></p><p>　　實驗箱使用模式7，鍵8為復(fù)位按鍵，鍵8為1時正常工作。鍵4設(shè)置小時，鍵7設(shè)置分鐘。</p><p>　　下載成功后，按下鍵8，及使六個LED復(fù)位清零，顯示數(shù)秒的自

29、動計時，可以通過4鍵設(shè)置小時數(shù)，7鍵設(shè)置分鐘數(shù)。當(dāng)秒數(shù)滿60則進(jìn)一位，分鐘數(shù)滿60進(jìn)一位，當(dāng)顯示為23:59:59時，秒數(shù)在加一則顯示00:00:00，之后從新計時。</p><p><b>　　四、設(shè)計總結(jié)</b></p><p>　　通過這次課程設(shè)計，我進(jìn)一步加深了對電子設(shè)計自動化的了解。并進(jìn)一步熟練了對QuartusII軟件的操作。在編寫程序的過程中，遇到了很多

30、問題，使我發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。通過與同學(xué)探討和請教老師，終于把問題都解決了，并加深了對數(shù)字時鐘原理和設(shè)計思路的了解。</p><p>　　同時也掌握了做課程設(shè)計的一般流程，為以后的設(shè)計積累了一定的經(jīng)驗。做課程設(shè)計時，先查閱相關(guān)知識，把原理吃透，確定一個大的設(shè)計方向，在按照這個方向分模塊的把要實現(xiàn)的功能用流程圖的形式展示。最后參照每個模塊把輸入和輸出引腳設(shè)定，運(yùn)用我們所學(xué)的VHDL語言進(jìn)行編程?？傊?，通過

31、這次的設(shè)計，進(jìn)一步了解了EDA技術(shù)，收獲很大，對軟件編程、排錯調(diào)試、相關(guān)儀器設(shè)備的使用技能等方面得到較全面的鍛煉和提高。</p><p>　　在此，也感謝康老師的悉心指導(dǎo)，使自己學(xué)到了很多東西！！</p><p><b>　　五、附錄</b></p><p>　　5.1 VHDL源程序</p><p><b>

32、　　Alert模塊</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY alert IS</p><p>

33、　　PORT(clk:IN STD_LOGIC;</p><p>　　dain:IN STD_LOGIC_VECTOR(6 DOWNTO 0);</p><p>　　speak:OUT STD_LOGIC;</p><p>　　lamp:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));</p><p>　　END aler

34、t;</p><p>　　ARCHITECTURE fun OF alert IS </p><p>　　SIGNAL count:STD_LOGIC_VECTOR(1 DOWNTO 0);</p><p>　　SIGNAL count1:STD_LOGIC_VECTOR(1 DOWNTO 0);</p><p><b>　　BEG

35、IN</b></p><p>　　speaker:PROCESS(clk)</p><p><b>　　BEGIN</b></p><p>　　--speak<=count1(1);</p><p>　　IF(clk'event and clk='1')THEN</p>

36、;<p>　　IF(dain="0000000")THEN</p><p>　　speak<=count1(1);</p><p>　　IF(count1>="10")THEN</p><p>　　count1<="00";--count1

37、 ELSE</p><p>　　count1<=count1+1;</p><p>　　--speak<=count1(0);</p><p><b>　　END IF ; </b></p><p><b>　　END IF ;</b></p&

38、gt;<p><b>　　END IF ; </b></p><p>　　END PROCESS speaker;</p><p>　　lamper:PROCESS(clk)</p><p><b>　　BEGIN</b></p><p>　　IF(rising_edge(clk))

39、THEN</p><p>　　IF(count<="10")THEN</p><p>　　IF(count="00")THEN</p><p>　　lamp<="001";-</p><p>　　ELSIF(count="01")THEN</p&

40、gt;<p>　　lamp<="010";</p><p>　　ELSIF(count="10")THEN</p><p>　　lamp<="100";</p><p><b>　　END IF;</b></p><p>　　count

41、<=count+1;</p><p><b>　　ELSE</b></p><p>　　count<="00";</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><

42、;p>　　END PROCESS lamper;</p><p><b>　　END fun;</b></p><p><b>　　Hour模塊</b></p><p>　　LIBRARY IEEE;</p><p>　　use IEEE.STD_LOGIC_1164.ALL;</p&g

43、t;<p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY hour IS</p><p>　　PORT(clk,reset:IN STD_LOGIC;</p><p>　　daout:out STD_LOGIC_VECTOR(5 DOWNTO 0));</p><p>　

44、　END ENTITY hour;</p><p>　　ARCHITECTURE fun OF hour IS</p><p>　　SIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0); </p><p><b>　　BEGIN</b></p><p>　　daout<=count;

45、</p><p>　　PROCESS(clk,reset)</p><p><b>　　BEGIN</b></p><p>　　IF(reset='0')THEN count<="000000"; </p><p>　　ELSIF(clk'event and clk=&

46、#39;1')THEN </p><p>　　IF(count(3 DOWNTO 0)="1001")THEN </p><p>　　IF(count<16#23#)THEN </p><p>　　count<=count+7; </p><

47、p><b>　　else</b></p><p>　　count<="000000"; </p><p><b>　　END IF;</b></p><p>　　ELSIF (count<16#23#)THEN </p><p>　

48、　count<=count+1;</p><p>　　ELSE </p><p>　　count<="000000";</p><p>　　END IF; --END IF（count（3 DOWNTO 0）="1001"）</p><p>　　

49、END IF; --END IF（reset='0'）</p><p>　　END PROCESS;</p><p><b>　　END fun;</b></p><p><b>　　Minute模塊</b></p><p>　　LIBRARY IEEE;

50、</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY minute IS</p><p>　　PORT(clk,clk1,reset,sethour:IN STD_LOGIC; </p>

51、;<p>　　enhour:OUT STD_LOGIC;</p><p>　　daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));</p><p>　　END ENTITY minute ;</p><p>　　ARCHITECTURE fun OF minute IS</p><p>　　SIGNA

52、L count :STD_LOGIC_VECTOR (6 DOWNTO 0);</p><p>　　SIGNAL enhour_1, enhour_2: STD_LOGIC; --enmin_</p><p>　　BEGIN --enmin_2</p><p>　　daout<=count;</p>

53、<p>　　enhour_2<= (sethour and clk1); --sethour</p><p>　　enhour<= (enhour_1 or enhour_2);</p><p>　　PROCESS(clk,reset,sethour)</p><p><b>　　BEGIN </b></p>

54、<p>　　IF(reset='0') THEN </p><p>　　count<="0000000";</p><p>　　ELSIF(clk'event and clk='1')THEN </p><p>　　IF(count (3 DOWNTO 0) ="1001&q

55、uot;)THEN</p><p>　　IF(count <16#60#) THEN </p><p>　　IF(count="1011001") THEN-</p><p>　　enhour_1<='1';</p><p>　　count<="0000000

56、"; --count</p><p>　　ELSE </p><p>　　count<=count+7; </p><p><b>　　END IF; </b></p><p><b>　　ELSE</b></p><p>　　cou

57、nt<="0000000";--count</p><p>　　END IF; --END IF（count<16#60#）</p><p>　　ELSIF (count <16#60#) THEN</p><p>　　count<=count+1; </p><p>　　enhour_1&l

58、t;='0' after 100 ns; </p><p>　　ELSE </p><p>　　count<="0000000"; </p><p>　　END IF; --END IF（count（3 DOWNTO 0）="1001"）</p><p&

59、gt;　　END IF; --END IF（reset='0'）</p><p>　　END process;</p><p><b>　　END fun;</b></p><p><b>　　Second模塊</b></p><p>　　LIBRARY IEEE;</p>

60、;<p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY second IS</p><p>　　PORT( clk,reset,setmin:STD_LOGIC;</p><p>　　enmin

61、:OUT STD_LOGIC;</p><p>　　daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));</p><p>　　END ENTITY second;</p><p>　　ARCHITECTURE fun OF second IS</p><p>　　SIGNAL count:STD_LOGIC_VEC

62、TOR(6 DOWNTO 0);</p><p>　　SIGNAL enmin_1,enmin_2:STD_LOGIC; </p><p>　　BEGIN </p><p>　　daout<=count;</p><p>　　enmin_2<=(setmin and clk); --set

63、min</p><p>　　enmin<=(enmin_1 or enmin_2); --enmin</p><p>　　PROCESS(clk,reset,setmin)</p><p><b>　　BEGIN</b></p><p>　　IF(reset='0')THEN count<=&

64、quot;0000000";</p><p>　　ELSIF(clk 'event and clk='1')then </p><p>　　IF(count(3 downto 0)="1001")then </p><p>　　IF(count<16#60#)then </p><

65、;p>　　IF(count="1011001")then </p><p>　　enmin_1<='1';count<="0000000";</p><p><b>　　ELSE </b></p><p>　　count<=count+7;</p>

66、;<p><b>　　END IF;</b></p><p><b>　　ELSE </b></p><p>　　count<="0000000"; </p><p>　　END IF; </p><p>　　ELSIF

67、(count<16#60#)then </p><p>　　count<=count+1; </p><p>　　enmin_1<='0'after 100 ns; </p><p>　　ELSE </p><p>　　count<="000000