verilog硬件描述語(yǔ)言課程設(shè)計(jì)

1、<p>　　Verilog課程 設(shè) 計(jì)</p><p>　　學(xué)生姓名： 　 </p><p>　　專 業(yè)： </p><p>　　班 級(jí)： </p><p>　　指導(dǎo)教師： </p><p>

2、;　　完成日期： </p><p><b>　　目錄</b></p><p><b>　　1 、概述1</b></p><p><b>　　2、功能2</b></p><p>　　3設(shè)計(jì)方案（設(shè)計(jì)的技術(shù)方案、工作原理、設(shè)計(jì)框圖）3</p>&l

3、t;p><b>　　4設(shè)計(jì)與仿真11</b></p><p><b>　　5、結(jié)束語(yǔ)14</b></p><p><b>　　6附錄15</b></p><p><b>　　1.概述</b></p><p><b>　?。?）實(shí)驗(yàn)?zāi)康?/p>

4、：</b></p><p>　　在基于QUARTUS2軟件平臺(tái)下，運(yùn)用Verilog硬件描述語(yǔ)言來(lái)進(jìn)行編寫(xiě)兩種波形（方波和階梯波）發(fā)生的程序，并結(jié)合DE2板與DVCC實(shí)驗(yàn)板上的D/A轉(zhuǎn)換器在示波器顯示出波形。初步了解Verilog的編程及DE2板的應(yīng)用，加強(qiáng)對(duì)其的實(shí)際應(yīng)用操作能力。</p><p><b>　?。?）實(shí)驗(yàn)要求：</b></p>

5、<p>　　運(yùn)用DE2上的DAC實(shí)現(xiàn)方波、階梯信號(hào)發(fā)生器功能。方波頻率、占空比可設(shè)置。階梯波信號(hào)頻率、幅度可調(diào)。</p><p>　　在完成基本要求的基礎(chǔ)上，可進(jìn)一步增加功能、提高性能。</p><p><b>　　2.功能</b></p><p><b>　　實(shí)驗(yàn)內(nèi)容：</b></p><

6、p>　　5 . 利用簡(jiǎn)易函數(shù)發(fā)生器</p><p>　　基本要求：運(yùn)用DE2上的DAC實(shí)現(xiàn)方波、階梯信號(hào)發(fā)生器功能。方波頻率、占空比可設(shè)置。階梯波信號(hào)頻率、幅度可調(diào)。</p><p>　　在完成基本要求的基礎(chǔ)上，可進(jìn)一步增加功能、提高性能。</p><p><b>　　3設(shè)計(jì)方案</b></p><p><b

7、>　?。?）設(shè)計(jì)流程圖</b></p><p>　?。?）波形產(chǎn)生的基本原理</p><p>　　先利用時(shí)鐘信號(hào)f_clk產(chǎn)生一個(gè)工作頻率,輸入的頻率字保存在頻率寄存器中,經(jīng)Ｎ位相位累加器,累加一次,相位步進(jìn)增加,經(jīng)過(guò)內(nèi)部ROM波形表得到相應(yīng)的幅度值,經(jīng)過(guò)D/A轉(zhuǎn)換和低通濾波器得到合成的波形。</p><p>　　利用存儲(chǔ)器，先把定點(diǎn)值存入存儲(chǔ)器中

8、，再通過(guò)choose選擇所需要的那段地址的值，在通過(guò)data讀出值。</p><p>　　最后利用波形仿真，通過(guò)轉(zhuǎn)換把數(shù)字量轉(zhuǎn)換為波形圖。</p><p>　?。?）產(chǎn)生波形頻率可調(diào)的方法</p><p>　　采用設(shè)置頻率控制字的方法，設(shè)置一個(gè)輸入端口【5:0】q，并且下載時(shí)將其綁定在6個(gè)控制開(kāi)關(guān)上，可以實(shí)現(xiàn)頻率的調(diào)整，采用2進(jìn)制，q的值就是頻率的縮?。〝U(kuò)大）倍數(shù)。

9、</p><p><b>　　（4）源程序</b></p><p>　　module sq(f_clk,p,choose,data);//端口設(shè)定</p><p>　　input [5:0] p; //頻率控制字</p><p>　　input choose;

10、//波形選擇</p><p>　　input f_clk; //內(nèi)置晶振</p><p>　　output [7:0] data;</p><p>　　wire [7:0]data;</p><p>　　reg [5:0] addr,address;</p><p>　　reg [

11、5:0] i;</p><p>　　reg f_out;</p><p><b>　　initial</b></p><p><b>　　begin</b></p><p><b>　　i<=0;</b></p><p><b>　　ad

12、dr<=0;</b></p><p><b>　　f_out<=0;</b></p><p><b>　　end</b></p><p>　　always @(posedge f_clk) //利用計(jì)數(shù)器實(shí)現(xiàn)任意分頻</p><p><b>　　be

13、gin</b></p><p>　　if(i==p) //設(shè)定頻率控制字p</p><p><b>　　begin</b></p><p><b>　　i=0;</b></p><p>　　f_out=~f_out;</p><p

14、><b>　　end</b></p><p><b>　　else</b></p><p><b>　　i=i+1;</b></p><p><b>　　end</b></p><p>　　function [7:0] romout;

15、 //ROM的設(shè)定</p><p>　　input[5:0] address;</p><p>　　case(address) //各波形初值的預(yù)裝入</p><p>　　0 : romout = 255; //階梯波初值</p><p>　　1 : romout

16、 = 255;</p><p>　　2 : romout = 255;</p><p>　　3 : romout = 255;</p><p>　　4 : romout = 128;</p><p>　　5 : romout = 128;</p><p>　　6 : romout = 128;</p>&

17、lt;p>　　7 : romout = 128;</p><p>　　8 : romout = 64; </p><p>　　9 : romout = 64;</p><p>　　10: romout = 64;</p><p>　　11: romout = 64;</p><p>

18、;　　12: romout = 0;</p><p>　　13: romout = 0;</p><p>　　14: romout = 0;</p><p>　　15: romout = 0;</p><p>　　16 : romout = 255; //方波初值</p><p>　　

19、17 : romout = 255;</p><p>　　18 : romout = 255;</p><p>　　19 : romout = 255;</p><p>　　20 : romout = 255;</p><p>　　21 : romout = 255;</p><p>　　22 : romout = 2

20、55;</p><p>　　23 : romout = 255;</p><p>　　24 : romout = 0; </p><p>　　25 : romout = 0;</p><p>　　26: romout = 0;</p><p>　　27: romout = 0;<

21、/p><p>　　28: romout = 0;</p><p>　　29: romout = 0;</p><p>　　30: romout = 0;</p><p>　　31: romout = 0;</p><p>　　default : romout = 10'hxx;</p><p&g

22、t;<b>　　endcase</b></p><p>　　endfunction</p><p>　　always@(posedge f_out)</p><p><b>　　begin</b></p><p>　　if(addr==16) //波形數(shù)據(jù)切換</

23、p><p><b>　　addr=0;</b></p><p><b>　　else</b></p><p>　　addr=addr+1;</p><p>　　case(choose) //波形選擇開(kāi)關(guān)設(shè)定</p><p>　　0: address=a

24、ddr;</p><p>　　1: address=addr+16;</p><p><b>　　endcase</b></p><p><b>　　end</b></p><p>　　assign data = romout(address);//將ROM中對(duì)應(yīng)數(shù)據(jù)傳遞輸出端口data輸出<

25、/p><p><b>　　endmodule</b></p><p>　　4程序編譯及仿真結(jié)果</p><p><b>　?。?）引腳的綁定圖</b></p><p><b>　?。?）仿真編譯圖</b></p><p><b>　　階梯波仿真結(jié)果

26、</b></p><p><b>　　方波仿真結(jié)果</b></p><p>　?。?）波形產(chǎn)生效果圖</p><p><b>　　階梯波效果圖</b></p><p><b>　　方波效果圖</b></p><p><b>　　5.

27、結(jié)束語(yǔ)</b></p><p>　　經(jīng)過(guò)兩周的課程設(shè)計(jì)，我覺(jué)得自己更進(jìn)一步認(rèn)識(shí)了Verilog語(yǔ)言的使用，并且對(duì)整個(gè)設(shè)計(jì)制作和仿真流程有了更深入的了解，從實(shí)驗(yàn)的迷惑到后來(lái)的熟練操作，再到實(shí)驗(yàn)報(bào)告撰寫(xiě)的結(jié)束，其中的每一步都是我受益匪淺。堅(jiān)持靠自己的獨(dú)立思考并通過(guò)一步步的調(diào)試，最終成功地摸索程序并且進(jìn)行了進(jìn)一步優(yōu)化最終完成實(shí)驗(yàn)，不但鍛煉了邏輯思維能力，并且鍛煉了自己的獨(dú)立探索能力。 </p>

28、<p>　　雖然自己的程序不是那么完美，但是每一步都有自己的勞動(dòng)，都有自己的思想在其中，可以說(shuō)，實(shí)驗(yàn)的結(jié)果自己還是比較滿意的。但是很明顯有許多有待加強(qiáng)的地方。實(shí)驗(yàn)綜合性較強(qiáng)也比較復(fù)雜，在實(shí)驗(yàn)中涉及了本學(xué)期多個(gè)知識(shí)點(diǎn)，其中讓我印象最深的是 initial語(yǔ)句和function說(shuō)明語(yǔ)句，因?yàn)檫@兩個(gè)語(yǔ)句之前用得比較少。我覺(jué)得這樣的實(shí)驗(yàn)比較貼近學(xué)習(xí)和工作，通過(guò)自己動(dòng)手更加能夠充分掌握所學(xué)知識(shí)點(diǎn)，將書(shū)本和實(shí)際結(jié)合起來(lái)，希望以后可以開(kāi)展

29、更多這樣的實(shí)驗(yàn)。</p><p>　　實(shí)驗(yàn)中也遇到了許多問(wèn)題，比如，實(shí)驗(yàn)效果圖出不來(lái)之類。但通過(guò)兩位老師的指導(dǎo)，最終把問(wèn)題一一解決。這對(duì)我來(lái)說(shuō)是一次飛速的成長(zhǎng)。謝謝老師的指導(dǎo)！</p><p><b>　　6.附錄</b></p><p><b>　　DE2簡(jiǎn)介</b></p><p>　　核心的F

30、PGA芯片-Cyclone II 2C35 F672C6，從名稱可以看出，它包含有35千個(gè)LE，在Altera的芯片系列中，不算最多，但也絕對(duì)夠用。Altera下載控制芯片- EPCS16以及USB-Blaste對(duì)Jtag的支持。</p><p>　　存儲(chǔ)用的芯片有： 512-KB SRAM，8-Mbyte SDRAM，4-Mbyte Flash memory</p><p>　　經(jīng)典IO

31、配置：擁有4個(gè)按鈕，18個(gè)撥動(dòng)開(kāi)關(guān)，18個(gè)紅色發(fā)光二極管，9個(gè)綠色發(fā)光二極管，8個(gè)七段數(shù)碼管，16*2字符液晶顯示屏</p><p>　　4. 超強(qiáng)多媒體：24位CD音質(zhì)音頻芯片WM8731(Mic輸入+LineIn+ 標(biāo)準(zhǔn)音頻輸出)，視頻解碼芯片(支持NTSC/PAL制式)，帶有高速DAC視屏輸出VGA模塊。</p><p>　　5.更多標(biāo)準(zhǔn)接口：通用串行總線USB控制模塊以及A、B型接