fpga課程設計報告書

1、專業(yè)資料wd完美格式FPGA課程設計報告課程設計報告題目：簡易電子琴設計及FPGA功能驗證院系：電子工程學院專業(yè)班級：學生姓名：導師姓名：黃海生起止時間：2012618至20126292012年6月29日專業(yè)資料wd完美格式a、設計一個簡單電子琴。（內(nèi)置2~4首簡單音調(diào)曲）b、用FPGA開發(fā)板的按鍵可選擇演奏內(nèi)置曲調(diào)，用數(shù)碼管顯示當前演奏的哪個演奏曲目或停止。c、要求電子琴具有自主選擇，自動播放所選曲目或停止曲目。2目的：目的：a、在掌

2、握計算機組成原理理論相關(guān)的基礎上，了解EDA技術(shù)，掌握VerilogHDL硬件描述語言的設計方法和思想，通過學習的VerilogHDL語言結(jié)合電子電路的設計知識理論聯(lián)系實際，掌握所學的課程知識；b、深入學習VerilogHDL、FPGA，了解其編程環(huán)境；c、學會運用Modelsim和QuartusII等編程仿真軟件；d、將硬件語言編程與硬件實物功能演示相結(jié)合，加深理解VerilogHDL、FPGA的學習；3使用環(huán)境使用環(huán)境(軟件軟件硬件

3、環(huán)境，設備等硬件環(huán)境，設備等)軟硬件環(huán)境：軟件：QuartusII7.2Modelsim6.1；硬件環(huán)境：DEII開發(fā)板；設備：PC一臺，USB下載線，F(xiàn)PGA開發(fā)板及電源。在EDA軟件平臺上，根據(jù)硬件描述語言Verilog完成的設計文件，自動的完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真、目標芯片的適配編譯、邏輯映射和編程下載等工作。VerilogHDL語言，用Modelsim進行前仿真，以及代碼的生成，驗證程序驗證，也可進行