基于55納米1.6ghzcppll型頻率綜合器的設(shè)計(jì)

1、目錄觀1A b s tr a c t 2弓 It3M - M 4第 一節(jié) 鎖相 環(huán) 發(fā)展 簡(jiǎn) 介 4第 二節(jié) 鎖 相環(huán) 型頻率綜合 器 的研 究現(xiàn)狀 4第 三節(jié) 鎖相環(huán)型頻率綜合器的研 究 目標(biāo) 和意義 6第二 章 系統(tǒng) 架構(gòu) 7第 一節(jié) 原始 的鎖 相環(huán) 7第 二節(jié) 電荷泵式鎖相環(huán) 7第 三節(jié) 頻 率 綜合 器 8第三 章 電路實(shí)現(xiàn) 9第 一節(jié) 鑒頻鑒相器 10第 二節(jié) 電荷 泵 14第

2、三節(jié) 二 階低通 濾波 器 19第 四節(jié) 壓控振 蕩 器 20第 五節(jié) 分 頻器 23第 四草 環(huán)路 分析 和版 圖設(shè) 計(jì) 29第 一節(jié) 環(huán) 路傳輸 函數(shù) 29第 二節(jié) 鎖 相環(huán) 參 數(shù) 定 義 30第 三節(jié) 多模塊組合仿 真 32第 四節(jié) 版 圖設(shè) 計(jì) 34第 五節(jié) 測(cè)試方 案 38第 五 章 結(jié)論 40第一節(jié) 實(shí)現(xiàn) 的具體設(shè)計(jì)參數(shù) 40第二節(jié) 遇到的問(wèn)題和新的工作方 向 4 1參考 文

3、 獻(xiàn) 42a ：i ll 44A b str a c tW ith the continua ldevelopment of integrated circu it (IC)technologyand incr ea s ing of IC de s ign capab ility,the programmab le pha se locked loopw ith h igh speed,low pow er an d low

4、no ise has becom e the m ost used IP forSOC des ign.Based on the HLM C 55nm LP proce ss,a high p er formance 1.6GH z PLL is designed.To m eet the requ irem en t of high speed coun ter,apre-divider，a 8 bit BCD (B inary C

5、oded Decimal)code converter and a 8 bitser ie s counter ar e u sed to pr ov ider 8 b it h igh sp eed fr equency d iv ider.For gett ing the h igh stab il ity of system ,a w ide inpu t range p ha sefrequency detector (PFD)

6、，a charge pump (CP)with symm etricalinput anda differentially voltage controlled oscillator ( VCO)w ith very gooda n tiin io i ^foreri co have been app lied.T he thes is ha s comp leted the sp ec ifica tion o f freque nc

7、y synthes izer(FS),schematic of PFD,CP and h igh speed d ivider design,pre-simulat ion,layout des ign and post- simu la tion.An output range 500MHz to 1.6GH z，h ighstable and programmab le FS ha s been designed.The doub

8、le power system ’sarea is 0.lmm2 ,the power dissipation is 2.63mW ，J itter is 12pS.And them ea sur em ent p lan ha s b e en com p leted.Keyw ords :PLL H igh Speed D ivider PFD CP VCOC l a s s i f i c a t i o n C o d