基于插值和均值技術(shù)的高速ADC的設(shè)計(jì).pdf

1、ADC是連接模擬世界與數(shù)字世界的紐帶，是大多數(shù)電子系統(tǒng)的關(guān)鍵部分。不同的系統(tǒng)對(duì)ADC的分辨率和采樣速度有著不同的要求。其中，高速、中低位的ADC是超寬帶、磁盤驅(qū)動(dòng)及光通信等系統(tǒng)中的關(guān)鍵模塊。
　　盡管采用多通道的ADC可以取得很高的速度，但是需要付出很高的硬件代價(jià)以及復(fù)雜的后端校正。因此，實(shí)際設(shè)計(jì)中經(jīng)常運(yùn)用全并行結(jié)構(gòu)（Flash）ADC與插值結(jié)構(gòu)相結(jié)合的方法來實(shí)現(xiàn)高速及超高速ADC的設(shè)計(jì)。
　　本文首先簡述了此課題研究的背景

2、及研究意義，介紹了當(dāng)前ADC領(lǐng)域國內(nèi)外的發(fā)展現(xiàn)狀，并簡述了不同結(jié)構(gòu)ADC的工作原理，對(duì)各類ADC的優(yōu)缺點(diǎn)進(jìn)行對(duì)比，并且介紹了在高速、超高速ADC設(shè)計(jì)中經(jīng)常使用的電流工作模式（CML）電路的原理與設(shè)計(jì)。
　　本論文在完成了對(duì)高速ADC的理論研究之后，設(shè)計(jì)了一款分辨率為4位，采樣速度達(dá)到5GSPS的電阻插值A(chǔ)DC，詳細(xì)介紹了各個(gè)模塊的設(shè)計(jì)，具體包括預(yù)放大器網(wǎng)絡(luò)的設(shè)計(jì)、比較器的設(shè)計(jì)、編碼器的設(shè)計(jì)的設(shè)計(jì)。此ADC整體采用了差分結(jié)構(gòu)，并且大

3、量的使用了CML電路。利用HSPICE仿真軟件和TSMC65nm工藝庫仿真驗(yàn)證了各模塊及整體電路，最后通過完成此ADC的版圖、提取寄生參數(shù)后完成后仿，來進(jìn)一步驗(yàn)證我們的設(shè)計(jì)。
　　后仿結(jié)果表明，此ADC的INL范圍為-0.377 LSB~0.227 LSB，DNL范圍為-0.1 LSB~0.18 LSB，在沒有使用數(shù)字校正的情況下取得了很好的靜態(tài)性能，可以看出，我們所采用的電阻均值技術(shù)及版圖中的匹配取得了很好的效果。隨著輸入信號(hào)頻