SEP6210芯片AES加解密模塊的設(shè)計(jì).pdf

1、隨著物聯(lián)網(wǎng)的高速發(fā)展，它的安全問題也越來越引起人們的重視。東南大學(xué)蘇州集成電路重點(diǎn)實(shí)驗(yàn)室研發(fā)的SEP6210芯片可以廣泛應(yīng)用于智能家居、可穿戴設(shè)備等領(lǐng)域。為應(yīng)對物聯(lián)網(wǎng)短距離通信對數(shù)據(jù)安全性的需求，提高SEP6210芯片對數(shù)據(jù)加解密的安全性，本文基于AMBA2.0協(xié)議，選取當(dāng)今最安全可靠的AES(Advanced Encryption Standard)算法，在SEP6210內(nèi)部硬件實(shí)現(xiàn)AES加解密模塊，實(shí)現(xiàn)對數(shù)據(jù)的加解密。
　　本

2、文介紹了AES算法加解密的流程操作，將AES待處理數(shù)據(jù)變換為128位的狀態(tài)矩陣，然后在狀態(tài)矩陣上進(jìn)行列操作、行操作、密鑰擴(kuò)展和密鑰異或操作。AES算法的加解密流程操作都是在狀態(tài)矩陣上進(jìn)行。根據(jù)ASIC(Application Specific Integrated Circuit)資源受限設(shè)計(jì)原則，本文考慮芯片的面積大小、功耗和性能，同時(shí)結(jié)合SEP6210芯片實(shí)際的應(yīng)用背景，提高了AES模塊數(shù)據(jù)吞吐率和減小芯片面積。本文通過對狀態(tài)矩陣的

3、行移位和Xtime函數(shù)分別完成AES算法中行變換和列變換的硬件設(shè)計(jì)。針對實(shí)現(xiàn)難點(diǎn)S盒，本文采用邏輯組合實(shí)現(xiàn)法、降階實(shí)現(xiàn)法、查找表實(shí)現(xiàn)法三種實(shí)現(xiàn)方法進(jìn)行分析比較。根據(jù)實(shí)際的SEP6210芯片設(shè)計(jì)需要，在S盒面積和吞吐率之間來權(quán)衡取舍，本研究選擇查找表實(shí)現(xiàn)法來構(gòu)建S盒。本文設(shè)計(jì)的AES模塊具有數(shù)據(jù)模式和數(shù)據(jù)流模式兩種工作模式，數(shù)據(jù)流模式可以靈活地選取數(shù)據(jù)長度，在實(shí)際的應(yīng)用環(huán)境中能夠保持良好的數(shù)據(jù)吞吐率。
　　本文最終對實(shí)現(xiàn)的AES模塊